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    2013-5-10 10:13
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    三:本文的设计 为了解决以上讨论中遇到的挑战,我们提供了一种全新的能在低电压下工作的6T单元。存储器的电路图和版图,如图8所示。在不使用传统的差分结构的情况下,我们采用了单端单元。增加的一条字线WL_缺点被第二根字线的消失所抵消。本设计的明显优点是字线可以采用轨到轨的方式,能够避免读检测放大器的需要。另外,读操作的噪声与单个的bit线无关,使单端的设计在读翻转时比起传统差分结构更加强健。为了恢复写裕度,在写操作时将电源电压接至反馈反相器。单端单元结合门反馈写辅助的使用能够耦合读和写操作,在低电压下面临很多变量时能很好的平衡读和写裕度。 增加门尺寸去克服RDF也是本设计中的一个亮点。如图8所示的晶体管尺寸,并采用Monte Carlo SPICE进行仿真。为了满足强健性需求,所有管子的长度都是0.12um。最小结构宽式0.32um,为了限制RDF引起的Vth的不匹配(二-C中已有介绍)。PFET结构的尺寸设计和NFET尺寸设计彼此相关,解决亚阈值区域的 变量的变化。不像传统的6T单元将PFET作为电阻负载,单端设计依靠PFET来拉高bit线。我们发现采用相等尺寸的反馈和前向反相器能够有效的平衡读和写的能力。Bit单元的面积是4.788um^2,如图8所示,比起传统6T单元,面积增加近2倍(2.366 um^2,在130nm工艺下)。值得一提的是,如果对电源电压floor要求没那么严格,存储器设计规则可行的话,面积是可以减小的。 图9给出了基于本设计6T单元的SRAM结构,共有16个bit单元连接到同一根bit线上,单个的bit线读电流通常比由于未访问单元而产生的总共的漏电流要大。另外,由于性能原因,在单端设计中,bit线应该尽可能短(电容小),这是因为检测部分是个简单的反相器,它需要在Vdd附近存在bit线波动。相比于传统的读检测放大器单元,短bit线的面积缺陷被最小化,因为每增加一根bit线需要在读出路径上增加2个CMOS。 读出路径如图10,包含一个16-1列选择器和脉冲锁存单元。采用最小尺寸的反相器作为检测部分,目的是减小bit线的电容和最小化读翻转的可能性。在读路径中的第二个反相器尺寸足够大,目的是要达到一定的强健性。在已经完成的设计中,第二级多路选择器被限制成16输入,因为2kb对于目标检测应用是可行的。信号latch_en在每个周期快要结束时被激活,能够锁存输出数据。 为了恢复单端设计牺牲的写稳定性,采用了适当强度的footer和header。写模式的单元阵列被抽象出来,如图11。依靠削弱反馈反相器来破坏在交叉耦合反相器中的反馈反相器。当写状态发生时,wr_en信号被选中,在顶端的强PFET晶体管和在底端的NFET晶体管被关断,仅使用弱footers和headers。结果是临时的电源电压下降,能够使存储单元被重新写入。本设计中在headers/footers上采用NFET/PFET作为弱结构,因为我们发现即使是最小尺寸的NFET/PFET headers/footers都没有特别明显的电阻特性。为了最小化面积,每条bit线上仅采用一个headers/footers作为供应调节电路,而每根bit线采用16个单元共用同样的virtual VDD和virtual gnd,如图11。尽管电源电压有所下降,但是未被访问单元的状态仍能够保持。 图12给出了时序产生图,是可编程的,能够允许时序强健性和性能的提高。为了解决亚阈值区域变量增加这一难题,我们实现了NAND和NOR类型的信号产生,能够实现脉冲可调。对于敏感的信号如wl和latch_en,它们的信号是可调的精细脉冲,而且经过延时校正。但实际上,测量结果显示,其中一个被set好之后,所有的dies都能准确工作。 图13给出了采用SPICE读和写结果的仿真波形,存储单元2(Q )到15(Q )被初始化为1,Q 和Q 被初始化为0。在第一个时钟周期中,对Q 进行写操作,字线脉冲来自于时钟的上升沿,Q 数据在wordline选中后被重写。正如预料到的,virGND在这个周期里受到一定的扰动,然而virVDD不受影响,因为bit线驱动仅在写0时与footer晶体管发生竞争。同样的电压下降现象可以在Q 和QB 波形中体现。在接下来的周期里,从Q 读数据,这种情况对于数据独立性而言代表着一种最差的状态,因为其它的单元都保持着相反的状态,都会向Q 泄漏电流。不久,相对于Q 的字线被打开,bl被拉低,在每个周期结束时进行锁存。对这种最差状态下读写进行Monte Carlo仿真,可用来使设计时间最优化和进行产量估计。 由于bit线是直接连接至读出反相器的,当bit线出现浮动时,静态电流仍可以保持为高。因而,bl_charge,hold_en在待机模式下可被选中。依靠使能hold_en,virGND和virVDD被前置驱动反相器可以共用,可以产生强堆栈效应和依靠电流starving减小漏电流。 图14给出了顶端SRAM的微结构。2kb SRAM由256 words,每字8bits组成。8bit的地址线被分为4bit字线译码和4bit列译码。 四:测量结果 2kb SRAM测试芯片采用0.13um CMOS工艺(阈值电压0.4v)制造出来,以便证实我们结构的正确性。图15给出了die照和版图。在没有die-specific 调节时,SRAM能在208mv下正常工作,然而对芯片调节能够允许电路在139mv电压下工作。据我们所知,这是第一个能在阈值电压下进行正常工作的6T单元。共对24个dies进行了测量,它们都能正常工作。 A.性能和能量分析 图16给出了4个典型dies的频率测量结果,显示出在亚阈值区域,频率相对于Vdd呈指数形式的关系。阵列能够在0.5v时实现5.6Mhz的频率,在210mv时速度为21.5khz,这和【8】中所报道的亚阈值处理器速度相仿,可应用于微控制领域。 对于采用同样的工艺制造,本文所提出的SRAM访问单元的能耗和基于多路选择【4】的存储器能耗相当。测量功耗时采用同样的随机输入,每个周期内有一半时间进行数据访问。图17给出了所有SRAM的测试结果,本文提出的SRAM消耗功耗减小31%,性能提高20%。能量最优时,对于本设计的SRAM的Vmin设定在340mv,基于多路选择器的SRAM电压设定在400mv。图17同样给出了对于本设计在动态功耗和漏电流损耗之间的breakdown。由于在这一电压区域,电路延迟按指数形式增长,漏电流功耗占主导地位,在低于Vmin的电源电压下,每个访问单元的能耗会增加。在各自的Vmin电压下,本设计SRAM能耗比起传统基于多路选择的存储器能耗少了36%。另外,不像传统基于多路选择的存储器,本设计SRAM的Vmin更匹配典型的读检测放大器核【8】,这样能允许存储器和核能在单个电源电压下正常工作。如图18,14个测试dies的能量和频率分配在三种不同电压下的曲线图被绘制出。正如预料的,随着电压增长,变量减少了。 本设计SRAM面积为28600um^2,约为基于多路选择存储器(54000um^2)的一半。表I给出了电路属性的对比。一个采用传统6T 单元的2kb SRAM(商业库设计)的面积比本设计SRAM节省近30%。 B.错误率分析 图19给出了对于典型dies的维持错误率的测量结果。我们总结了半字节错误率,全字节错误率和bit级的错误率来增强应对系统级维持错误的影响。值得一提的是,如果出现bit级的错误,那么半字节和全字节被认为是错误的。因而,半字节和全字节的错误率要比bit级错误率高。 对于一个典型的dies,第一次出现保持错误率的时候是在134mv。对于全部的阵列而言在此电压下,待机损耗约为26nw。在120mv时bit错误率保持在2%以下。由于最小保持电压时晶体管尺寸的强函数,这点证实了采用增加单元尺寸方法的有效性。 图20(a)给出了通过电源电压测得的读写错误率。第一次的读写错误率分别发生在208mv和205mv。测量结果显示,读写错误率能够得到很好的平衡,这也正是SRAM进行尺寸设计的目的。如果我们接受2%的bit冗余率,那么有效的操作电压可以达到195mv。在195mv时,电压调节受控于写错误率的增加。尽管读和写错误电压能够很好的匹配,但是写错误率曲线明显比读错误率曲线要陡的多。我们将在下部分探讨这个问题的解决方法。 依靠在PFETs上采用小的前置体基准电压(15mv),错误率可以被大大的改善,如图20(b)。对PFET结构采用体基准电压可以补偿由于chip-wide导致的PFET和NFET的不匹配性,能够提高噪声裕。由于电流对于Vth呈现指数形式的敏感性,采用体基准电压(亚阈值区域)能特别有效改善性能,这点在一些研究中得到证实。第一次读写错误率分别发生在193mv和200mv,从图中可以看到,写错误比读错误要明显。在2%的bit冗余下,最新的有效操作电压为190mv。 C.扩展操作电压 在200mv以下,由于弱headers/footers,SRAM的操作受限于写稳定性。弱NFET header结构在写操作期间会造成过高的电压波动,致使同一bit线上未被访问单元的数据遭到破坏。我们可以采用部分开启PFET/NFET与弱NFET/PFET并行作为header/footer来解决这个问题。控制电压(hd_bias/ft_bias)允许每个die都能单独进行调节。采用芯片体电压产生器,ft_bias和hd_bias能够在0v和VDD之间进行调整(6个等级)。On-chip体电压产生器的电路图如图21(a)。由于它只在非常低的电压下才使用,所以比起整个阵列的漏电流而言,体电压产生器的静态电流很小。图21(b)给出了基于SPICE仿真的,对于不同电压下的体电压的可能的结果。 可调header/footer电路的有效性在图22给出了。采用header/footer后第一次出现写错误时的电压为192mv,相比与没有采用体电压的200mv,减小了8mv。显然,采用可调header/footer并没有带来第一次出现错误时电压的很大下降,但它改善了这一点以下的错误率,使冗余变得更有利。在2%的冗余下,有效的最小操作电压从190mv扩展到170mv,这样功耗节省了近22%。值得指出的是,我们将注意力放在能量效率上,一些确定性的应用需要低功耗。一个例子就是,芯片能够从芯片上的太阳能单元获得能量来供给自己。表II总结了每项技术的错误率分析,本部分主要的测量结果在表III中给出。 五:总结 本文的工作是提出了首个深亚阈值6T SRAM的设计。一个2kb SRAM测试芯片采用0.13um CMOS工艺库制造。测量结果显示,比起传统基于多路选择的存储器,本设计有了很大提高。本设计SRAM面积近似为mux_based 存储器的一半,每个访问单元的功耗比mux_based 存储器小近36%。从1.2v到193mv之间都能很好的工作,证明了周密的存储器设计可以使亚阈值操作成为一种可行的选择。
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    2013-5-10 10:10
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    摘要: 本文介绍了深亚阈值6T SRAM,采用的是0.13um CMOS工艺制造。我们首先利用了详细的仿真探讨了超低电压下强调应用可变性的存储器设计所面临的挑战。我们提出了利用门反馈写辅助保持亚阈值区域的电压强健性的6T SRAM的设计。测试芯片的测量结果显示,本设计提供的存储器结构从1.2v到193mv之间都能够正常工作,相比于基于多路选择器的亚阈值SRAM而言,能量损耗节省了近36%,而面积仅为一半。采用可调footers和headers,以及体基准电压技术来扩大电压调节的限制。 关键词: 低电压       亚阈值         变量容忍         SRAM 一:摘要 电路能在亚阈值电压下工作实现了超低功耗电路在新兴的环境检测,生物检测和供应链管理中的应用。另外,基于检测器的应用,亚阈值操作在一些具有功耗限制的中性能和高性能的应用中也很有吸引力。近阈值和亚阈值系统的并行使用,能够消除利用能耗优点【1】进行低电压操作而带来的性能缺陷。强健型,高密度亚阈值SRAM的设计在这些系统的可行性中扮演十分重要的角色。 亚阈值操作在一些研究中已经得到了很大的发展。论文【2】【3】指出在CMOS数字电路中,在亚阈值区域存在着相对于功耗而言的最优电压。图1给出了采用0.13um工艺制造的反相器链的功耗仿真,此工艺下的阈值电压是0.4v,此图是能量随电压变化的关系图。在亚阈值区域(图1(a)),动态功耗 随着电源电压呈2次方形式的降低,在亚阈值区域左侧漏电流流功耗占主导地位,亚阈值区域右侧动态功耗占主导地位。由于 占主导地位,因而可以说在这一区域处,降低电压总是有利的。但是,当VDD降至阈值电压以下时,如图1(b)所示, 仍然呈现二次方形式的降低,但是 却呈现指数形式的增长,这样会出现能量最小点,记为V_min。从能量的观点而言,操作电压在V_min以下并非有利。在【2】【3】中所指的V_min依赖于 和 之间的平衡点,它是电路中开关能力的强函数。对于传统的电路拓扑和开关能力比而言, 和 之间的平衡点通常发生在亚阈值区域,这使得亚阈值在电路设计中成为最优的选择【2】【3】【6】【8】。数字逻辑在小于200mv时能够正确的操作,在一些研究中【4】【6】【8】中有所体现,这说明在V_min下进行操作是可行的。 然而,强健型和密度型存储器在低电压下的设计已经成为一大挑战。由于过程变量带来的不匹配性,对于低电压SRAM来说是一个很大的问题,对利用密度型SRAM进行大范围的亚阈值电压系统的调节的可行性来说也是很严重的问题。在本文中,我们探讨了亚阈值电压存储器设计所面临的挑战,并且给出了密度型,低电压6T单元,它能够很好的克服变量问题。我们所提供的单元,采用门反馈写辅助的单端单元结构,同时增大了晶体管的尺寸去克服变量问题,在小于200mv时也能正常工作。在第二部分,我们首先讨论低电压SRAM设计者们所面临的挑战,同时回顾已经存在的解决方案。第三部分,我们讨论本文提出的方案,采用0.13um实现的SRAM。在第四部分中讨论了本方案提出的SRAM测量结果。 二:低电压SRAM面临的挑战 超低电压SRAM的设计是个极具挑战性的任务,在近些年来已经成为热门的讨论课题【7】【11】【15】。在本部分中,我们介绍低电压SRAM所面临的主要挑战。我们提出的解决方案将在下部分中阐述。 A.开关电流比 在近阈值和亚阈值电压区域,开关电流比会急剧下降,这是低电压SRAM设计者们所面临的最基本的挑战。图2给出了采用了0.13um工艺的PFET和NFET的I_ON/I_OFF曲线。对NFET而言,在200mv时I_ON/I_OFF低至约240,这就决定了单元共享一条bit线时所能达到的上限值。由于比值很小,因而很难区分访问单元的读电流和未被访问单元的漏电流(图2示)。需说明的是,图2是在标准状态下得到的数据。在过程变量下,I_ON/I_OFF甚至降到越190,要保证99.5%的信任度,必须迫使采用非常小的字线。 B.尺寸约束 低电压存储器设计者所面临的第二个挑战是栅尺寸的需求。亚阈值电流对Vth呈现指数形式的变化,因而,在低电压下,PFET和NFET结构间的阈值电压的轻微偏移都会导致 偏移。传统的6T SRAM单元的读稳定性和写稳定性依靠拉高和拉低电压,导通晶体管结构的强度来保持。低电压下 会导致存储单元的不稳定,另外对时序也不利。图3给出了 随电源电压变化的曲线。由图可以看出,电源电压从1.2v降到0.3v时, 是先增加后减小的。对于低电压下进行强操作,必须适当改变结构的尺寸。近些年来的研究表明,在亚阈值区域【14】由于栅漏极感应势垒的降低使管子存在强反型沟道效应(RSCE)【6】。如果比访问晶体管长度还长的话,会导致强晶体管,会改变存储器单元比。然而,在下一部分中可以看到,由于Vth变量的影响, 比的要求并没有多大影响。 C.变量 最后,最重要的是低电压SRAM设计时会遇到的敏感变量,如过程变量,温度变量。由于驱动电流会随着Vth,Vdd,温度等因素呈现指数形式的变化,因而很小的变量变化都会导致晶体管驱动电流发生大的波动。交叉耦合反相器的不匹配性也必须要考虑,因为它可以导致SRAM功能的大面积失效。 一般,变量按类型可分为两组:全局变量和随机变量,全局变量是所有结构中都会遇到的,因而对功能并不会造成太大威胁。就能量和延迟而言,它对产品的良率有一定威胁。全局变量来自芯片宽排列形式,或者是温度导致的全局波动。局部变量会对SRAM设计者带来很大的威胁,因为它会使交叉耦合反相器不匹配。随机变量的两个主要来源是:栅长和阈值电压。栅长变化主要是光刻过程不合格所致,在亚阈值结构下Vth变化是由于短沟道效应。Vth变化还由沟道中参杂度和参杂位置不同所致。这些变量通常叫做随机参杂波动(RDF),和栅面积的平方根成反比关系。图4给出了0.13um工艺下,对NFET及PFET由于随机参杂和 变量所致的开启电流的仿真结果。在高电压下,栅长和参杂变量的影响相当。随着电压的降低,参杂变量的影响逐渐增加。值得指出的是,由于DIBL效应,栅长变化会引起Vth的变化。由于在低电压下,DIBL效应变得不再明显,随着Vdd的降低,Vth变量由于沟道长度会发生不定性的下降。然而,由于Ion在低电压下会变得十分敏感,Vth的轻微波动都会对它产生很大的影响,最终结果是由于DIBL效应,Ion维持在一个近似常量上(会出现小波动)。另一方面,由于RDF是沟道面积的函数,与Vdd无关,这会使Vth不稳定【10】。因而,产生于RDF的Ion变量由于Vdd接近Vth而变成主导的因素,如图4所示。值得指出的是,当栅宽从0.3um增到3um时,总电流变量会大幅减小。 RDF引起的Vth变量的结构级的应用是十分明显的,但是要根据实际情况对电路级进行适当的改变。前置反馈和后置反馈的强度不匹配性会导致噪声裕的大大降低。为了评估不匹配性的应用,我们采用Monte Carlo进行了1000次试验对最小单元的SRAM进行仿真。全局变量和局部变量( )采用正态分布进行模型化。图5给出了在低维持噪声裕下的SRAM仿真,电压为0.3v和1.2v。平均噪声裕从1.2v的0.3降至0.3v的0.25。噪声裕的减小并不像采用 测量的变量变化3.4倍那样明显。 在低Vdd电压(低于Vth)下,维持读写需求的平衡也是设计的一大困难。在传统的6T SRAM单元中,这种平衡是靠增加上拉,下拉和导通晶体管的尺寸来实现的,同时也能满足面积要求。由于亚阈值电流对于Vth呈现指数形式的敏感度,所以依靠增加尺寸比去维持读写平衡的特征是不切实际的。因而,必须采用替代型的拓扑单元。一些拓扑结构,及本文提出的,将在下面的部分进行讨论。 直到现在,讨论的内容都集中在bit单元的设计。传统的差分6T SRAM在输出端需要读检测放大器。在低电压下,读检测放大器的设计十分复杂,尤其是考虑到一些变量因素时。由于SA的差分性,在由RDF引起的Vth变量下,SA可能不能够匹配。为了证实这点,对SA进行了1000次Monte Carlo仿真实验,结果如图6。Bit线上输入要求最小的直流电压,以确保输出正确的翻转,99%的实验数据结果绘制成Vdd的函数关系图,如图6。最小的检测电压从1.2v时的0.2增加到0.3v时的0.59。随着Vdd的降低,检测电压的微小增长反映到延迟时间时将会很大。 由于栅面积依靠RDF,解决此问题的最简单方法是增大栅尺寸。我们依然使用图5中使用的Monte Carlo仿真方法进行论证。图7给出了不同尺寸的6T SRAM单元在0.3v时的维持SNM的仿真结果。对于水平线上的每个点,对应的每个晶体管的尺寸都乘了一个相同的因数。在0.3v时,为了保证噪声裕与1.2v时的相等,晶体管尺寸必须按照6.5倍增长。栅尺寸越大近似等同于提高SA的可靠性。但是,采用增大栅尺寸的方法必然带来密度增加的问题,因而对于亚阈值SRAM的设计者来说,对单元的强健性和单元面积必须做折中处理。更有甚,设计者必须在操作电压下进行大量的实验,因为折中处理会随着Vdd的变化而变化。 另外,仿真驱动晶体管尺寸,变量容忍度下的亚阈值SRAM的设计需要电路进行创新。我们将在给出我们的设计前在二-D中给出了已经存在的电路解决方案。 D.存在的解决方案 在本小节着重介绍传统的6T SRAM单元。近年来,许多替代型的结构已经出现了,而且解决了在这部分中将要讨论的问题。在亚阈值存储器设计中的第一种尝试是依靠多路选择译码且基于锁存器的存储器单元【4】。这一设计中,在低于200mv的电压下,电路能正常工作,但是对于商业应用上,密度和性能要求不能够被接受。另外,令人望而却步的面积过大意味着大量的开关电容和漏电流,这些都是最小化功耗的关键因素。采用2T读缓冲的8T单元被提出,它在近亚阈值电压下能正常工作【11】【12】。额外的晶体管独立于存储单元,能够提高读和写的稳定性,对读和写需求进行了很好的折中处理。【7】中作者提供了一种10T单元,采用了4T的读缓冲,能够使工作电压低至380mv。最近的一些研究对结构的性能和强健性都做了很大的提高。但是,所有的这些设计都是在传统6T单元的基础上增加晶体管来实现的。在下面的两部分中,着重介绍和讨论采用6T的亚阈值SRAM的设计和测试。
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    时间: 2019-5-26 18:19
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    上传者: royalark_912907664
    设计了一种超低功耗全CMOS基准电路:既能产生1nA的基准电流又能产生560mV的基准电压。通过亚阈值设计方法有效降低了基准电路的功耗;采用工作在深线性区的MOS管取代了传统基准电路中的电阻,大大降低了面积;采用共源共栅电流镜提高了电源抑制比。利用SMIC55nm的工艺,使用CadenceSpectre对电路进行了仿真。仿真结果表明,在-40℃到110℃的温度范围内,基准电流的温漂系数为0.28%/℃,基准电压的温漂系数为24ppm/℃;在0.9V到2V电源电压范围内,基准电流的电源电压调整率为2.6%/V,基准电压的电源电压调整率为0.48%/V;在100Hz处,基准电流的PRSS为-34dB,基准电压的PRSS为-50dB。功耗为6nW,芯片版图面积仅0.00042mm2。
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