标签: microblaze

用创芯SOC开发板设计的效果   超级终端 显示   #include "stdio.h" #include "xgpio.h" #include "xparameters.h" #include "xio.h" #include "xil_types.h" XGpio   led_gpio; int main() {  int i;   Xuint32 Mystatus ;   //初始化   Mystatus=XGpio_Initialize(led_gpio,XPAR_AXI_GPIO_0_DEVICE_ID);   XGpio_SetDataDirection(led_gpio,1,0);   while(1)   {   XGpio_DiscreteWrite(led_gpio,1,0x1);   for(i=100; i0; i--)   xil_printf("-- %D ChuangXin SOC Board Test --\n\r",i);   XGpio_DiscreteWrite(led_gpio,1,0x2);   for(i=100; i0; i--)   xil_printf("-- %D ChuangXin SOC Board Test  --\n\r",i);   }    } MHS文件 # ############################################################################## # Created by Base System Builder Wizard for Xilinx EDK 13.2 Build EDK_O.61xd # Sun Jul 07 11:43:10 2013 # Target Board:  Custom # Family:    spartan6 # Device:    xc6slx9 # Package:   tqg144 # Speed Grade:  -3 # ##############################################################################  PARAMETER VERSION = 2.1.0  PORT rst = RESET, DIR = I, SIGIS = RST, RST_POLARITY = 0  PORT clk_in = CLK, DIR = I, SIGIS = CLK, CLK_FREQ = 100000000  PORT uart_rx = axi_uartlite_0_RX, DIR = I  PORT uart_tx = axi_uartlite_0_TX, DIR = O  PORT led_gpio = axi_gpio_0_GPIO_IO_O, DIR = O, VEC = BEGIN proc_sys_reset  PARAMETER INSTANCE = proc_sys_reset_0  PARAMETER HW_VER = 3.00.a  PARAMETER C_EXT_RESET_HIGH = 0  PORT MB_Debug_Sys_Rst = proc_sys_reset_0_MB_Debug_Sys_Rst  PORT Dcm_locked = proc_sys_reset_0_Dcm_locked  PORT MB_Reset = proc_sys_reset_0_MB_Reset  PORT Slowest_sync_clk = clk_50_0000MHz  PORT Interconnect_aresetn = proc_sys_reset_0_Interconnect_aresetn  PORT Ext_Reset_In = RESET  PORT BUS_STRUCT_RESET = proc_sys_reset_0_BUS_STRUCT_RESET END BEGIN lmb_v10  PARAMETER INSTANCE = microblaze_0_ilmb  PARAMETER HW_VER = 2.00.b  PORT SYS_RST = proc_sys_reset_0_BUS_STRUCT_RESET  PORT LMB_CLK = clk_50_0000MHz END BEGIN lmb_bram_if_cntlr  PARAMETER INSTANCE = microblaze_0_i_bram_ctrl  PARAMETER HW_VER = 3.00.b  PARAMETER C_BASEADDR = 0x00000000  PARAMETER C_HIGHADDR = 0x00001fff  BUS_INTERFACE SLMB = microblaze_0_ilmb  BUS_INTERFACE BRAM_PORT = microblaze_0_i_bram_ctrl_2_microblaze_0_bram_block END BEGIN lmb_v10  PARAMETER INSTANCE = microblaze_0_dlmb  PARAMETER HW_VER = 2.00.b  PORT SYS_RST = proc_sys_reset_0_BUS_STRUCT_RESET  PORT LMB_CLK = clk_50_0000MHz END BEGIN lmb_bram_if_cntlr  PARAMETER INSTANCE = microblaze_0_d_bram_ctrl  PARAMETER HW_VER = 3.00.b  PARAMETER C_BASEADDR = 0x00000000  PARAMETER C_HIGHADDR = 0x00001fff  BUS_INTERFACE SLMB = microblaze_0_dlmb  BUS_INTERFACE BRAM_PORT = microblaze_0_d_bram_ctrl_2_microblaze_0_bram_block END BEGIN bram_block  PARAMETER INSTANCE = microblaze_0_bram_block  PARAMETER HW_VER = 1.00.a  BUS_INTERFACE PORTA = microblaze_0_i_bram_ctrl_2_microblaze_0_bram_block  BUS_INTERFACE PORTB = microblaze_0_d_bram_ctrl_2_microblaze_0_bram_block END BEGIN microblaze  PARAMETER INSTANCE = microblaze_0  PARAMETER HW_VER = 8.20.a  PARAMETER C_INTERCONNECT = 2  PARAMETER C_USE_BARREL = 1  PARAMETER C_USE_FPU = 0  PARAMETER C_DEBUG_ENABLED = 1  PARAMETER C_ICACHE_BASEADDR = 0X00000000  PARAMETER C_ICACHE_HIGHADDR = 0X3FFFFFFF  PARAMETER C_USE_ICACHE = 0  PARAMETER C_ICACHE_ALWAYS_USED = 0  PARAMETER C_DCACHE_BASEADDR = 0X00000000  PARAMETER C_DCACHE_HIGHADDR = 0X3FFFFFFF  PARAMETER C_USE_DCACHE = 0  PARAMETER C_DCACHE_ALWAYS_USED = 0  BUS_INTERFACE ILMB = microblaze_0_ilmb  BUS_INTERFACE DLMB = microblaze_0_dlmb  BUS_INTERFACE M_AXI_DP = axi4lite_0  BUS_INTERFACE DEBUG = microblaze_0_debug  PORT MB_RESET = proc_sys_reset_0_MB_Reset  PORT CLK = clk_50_0000MHz END BEGIN mdm  PARAMETER INSTANCE = debug_module  PARAMETER HW_VER = 2.00.b  PARAMETER C_INTERCONNECT = 2  PARAMETER C_USE_UART = 1  PARAMETER C_BASEADDR = 0x74800000  PARAMETER C_HIGHADDR = 0x7480ffff  BUS_INTERFACE S_AXI = axi4lite_0  BUS_INTERFACE MBDEBUG_0 = microblaze_0_debug  PORT Debug_SYS_Rst = proc_sys_reset_0_MB_Debug_Sys_Rst  PORT S_AXI_ACLK = clk_50_0000MHz END BEGIN clock_generator  PARAMETER INSTANCE = clock_generator_0  PARAMETER HW_VER = 4.02.a  PARAMETER C_EXT_RESET_HIGH = 0  PARAMETER C_CLKIN_FREQ = 100000000  PARAMETER C_CLKOUT0_FREQ = 50000000  PARAMETER C_CLKOUT0_GROUP = NONE  PORT LOCKED = proc_sys_reset_0_Dcm_locked  PORT CLKOUT0 = clk_50_0000MHz  PORT RST = RESET  PORT CLKIN = CLK END BEGIN axi_interconnect  PARAMETER INSTANCE = axi4lite_0  PARAMETER HW_VER = 1.03.a  PARAMETER C_INTERCONNECT_CONNECTIVITY_MODE = 0  PORT interconnect_aclk = clk_50_0000MHz  PORT INTERCONNECT_ARESETN = proc_sys_reset_0_Interconnect_aresetn END BEGIN axi_uartlite  PARAMETER INSTANCE = axi_uartlite_0  PARAMETER HW_VER = 1.02.a  PARAMETER C_BASEADDR = 0x40600000  PARAMETER C_HIGHADDR = 0x4060ffff  BUS_INTERFACE S_AXI = axi4lite_0  PORT S_AXI_ACLK = clk_50_0000MHz  PORT RX = axi_uartlite_0_RX  PORT TX = axi_uartlite_0_TX END BEGIN axi_gpio  PARAMETER INSTANCE = axi_gpio_0  PARAMETER HW_VER = 1.01.a  PARAMETER C_GPIO_WIDTH = 2  PARAMETER C_BASEADDR = 0x40000000  PARAMETER C_HIGHADDR = 0x4000ffff  BUS_INTERFACE S_AXI = axi4lite_0  PORT S_AXI_ACLK = clk_50_0000MHz  PORT GPIO_IO_O = axi_gpio_0_GPIO_IO_O END 约束文件 NET fpga_clk  LOC = "P56" ; NET fpga_rst  LOC = "P57" ; NET led LOC = "P83" ; NET led LOC = "P82" ; NET led LOC = "P81" ; NET led LOC = "P80" ; NET uart_rx  LOC = "P112" ; NET uart_tx  LOC = "P111" ;   ISE文件 `timescale 1ns / 1ps module cx_demo_top(             fpga_clk,             fpga_rst,                         led,             uart_rx,             uart_tx             );  input fpga_clk;  input fpga_rst;  input  uart_rx;  output uart_tx;  output led;    wire clk100;  wire rst;  clk_gen U1_CLK_GEN(                      //input                         .fpga_din(fpga_clk),                      .fpga_rst(fpga_rst),                       //output                           .clk100  (clk100  ),                           .rst     (rst     )                                 );  wire  led_mb;  (* BOX_TYPE = "user_black_box" *)  microblaze U_CPU (                   .rst    (~rst      ),                   .clk_in (clk100   ),                   .uart_rx(uart_rx  ),                   .uart_tx(uart_tx  ),                   .led_gpio(led_mb  )                   );  reg cnt;initial cnt = 10'd0;  always @(posedge fpga_clk)  cnt = cnt + 1'b1;  assign led = {1'b0,cnt ,led_mb}; endmodule     `timescale 1ns / 10ps module clk_gen(                //input                   fpga_din,                fpga_rst,                                          //output                     clk100,                                         rst,                          );   //IO defination     input  fpga_din;   input  fpga_rst  ;     output clk100;    output rst;     wire rst_ff16;   SRL16E #(.INIT(16'h0000))   U_SRL16(           .Q(rst_ff16),           .A0(1'b1),           .A1(1'b1),           .A2(1'b1),           .A3(1'b1),           .CLK(fpga_din),           .CE(1'd1),           .D(fpga_rst)           );     reg rst_tmp;     always @ (posedge fpga_din)     begin        rst_tmp = fpga_rst rst_ff16;     end            wire lock;                      dcm U1_DCM    (// Clock in ports     .clk_in(fpga_din),      // IN     // Clock out ports     .clk100(clk100),     // OUT     // Status and control signals     .rst(rst_tmp),// IN         .locked(lock));      // OUT              wire rst;   assign rst = ~lock;   reg led;   always @ (posedge clk100)   begin      led = lock;   end     endmodule

基于XILINX MICROBLAZE DPD的研究 目前，DPD研究有很大进展，涉及到C 算法 FPGA 等方方面面，整理中

有个项目要用以太网传大量数据，spartan6+ddr3+千兆以太网，内核采用microblaze软核，逻辑搭mac，phy芯片用的88E1111。 最开始采用xilinx官方的例子XAPP1026，ISE13.1，1500数据帧下跑TCP协议大概收120Mbit/s，发110Mbit/s。但是重新编译之后，就出问题了，发送时总提示dma错误。于是自己在13.4下建立新工程，按照SP605开发板的设置向导，搭建系统，最后将时钟改成单端时钟，并且Valid一下。然后按照自己的板子更改时钟等管脚约束，就可以生成bit流了。在编译方面，Xilinx的确很费劲，一般首次要花40分钟的时间才能完成，之后的小修改大概要花10-20分钟，和Altera的Nios相比费了很多时间（5k LE的系统Nios一般3分钟就差不多了）。 硬件生成后，export到软件EDK中，生成新的硬件支持包（bsp），然后import原来的XAPP1026下面的AXI系统（raw 模式）。系统就可以跑了。测试一下网速，发送60Mbit/s,接受120Mbit/s,发送通道的设置上肯定存在某方面的问题，现在还不太明白。后来尝试一下巨帧模式（9k数据包），发送速度120Mbit/s，接收速度可以达到330Mbit/s.

今天開始 與 大家 共同分享xilinx軟核學習方法 XILINX MICROBLAZE 轉載百度 简介 　　MicroBlaze 嵌入式 软核是一个被Xilinx 公司 优化 过的可以嵌入在 FPGA 中的RISC 处理器 软核，具有运行速度快、占用资源少、可配置性强等优点，广泛应用于通信、军事、高端消费市场等领域。 　　Xilinx公司的MicroBlaze 32位软处理器核是支持CoreConnect总线的标准外设集合。MicroBlaze处理器运行在150MHz时钟下，可提供125 D-MIPS的性能，非常适合 设计 针对网络、电信、 数据 通信和消费市场的复杂嵌入式 系统 。 编辑本段 1 MicroBlaze的体系结构 　　MicroBlaze 是基于Xilinx公司FPGA的微处理器IP核，和其它外设IP核一起，可以完成可 编程 系统芯片（SOPC）的设计。MicroBlaze 处理器采用RISC架构和哈佛结构的32位指令和数据总线，可以全速执行存储在片上存储器和外部存储器中的 程序 ，并访问其的数据。 　　MicroBlaze内部有32个32位通用寄存器和2个32位特殊寄存器—PC指针和MSR状态标志寄存器。为了提高性能，MicroBlaze还具有指令和数据缓存。所有的指令字长都是32位，有3个操作数和2种寻址模式。指令按功能划分有逻辑运算、算术运算、分支、存储器读/写和特殊指令等。指令执行的流水线是并行流水线，它分为3级流水：取指、译码和执行。 　　MicroBlaze可以响应 软件 和 硬件 中断，进行异常处理，通过外加控制逻辑，可以扩展外部中断。利用微处理器调试模块（MDM）IP核，可通过JTAG 接口 来调试处理器系统。多个MicroBlaze处理器可以用1个MDM来完成多处理器调试。 　　MicroBlaze处理器具有8个输入和8个输出快速单一链路接口（FSL）。FSL通道是专用于单一方向的点到点的数据流传输接口。FSL和MicroBlaze的接口宽度是32位。每一个FSL通道都可以发送和接收控制或数据字。 编辑本段 2 CoreConnect 技术 　　CoreConnect 是由IBM 开发 的片上总线通信链，它使多个芯片核相互连接成为一个完整的新芯片成为可能。CoreConnect技术使整合变得更为容易，而且在标准 产品 平台设计中，处理器、系统以及外围的核可以重复使用，以达到更高的整体系统性能。 　　CoreConnect总线架构包括处理器本机总线（PLB），片上外围总线（OPB），1个总线桥，2个判优器，以及1个设备控制寄存器（DCR）总线。Xilinx将为所有嵌入式处理器 用户 提供IBM CoreConnect许可，因为它是所有Xilinx嵌入式处理器设计的基础。MicroBlaze处理器使用了与IBM PowerPC相同的总线，用作外设。虽然MicroBlaze软处理器完成独立于PowerPC，但它让设计者可以选择芯片上的运行方式，包括一个嵌入式PowerPC，并共享它的外设。 （1）片上外设总线（OPB） 　　内核通过片上外设总线（OPB）来访问低速和低性能的系统资源。OPB是一种完全同步总线，它的功能处于一个单独的总线层级。它不是直接连接到处理器内核的。OPB接口提供分离的32位地址总线和32位数据总线。处理器内核可以借助“PLB to OPB”桥，通过OPB访问从外设。作为OPB总线控制器的外设可以借助“OPB to PLB”桥，通过PLB访问存储器。 （2）处理器本机总线（PLB） 　　PLB接口为指令和数据一侧提供独立的32位地址和64位数据总线。PLB支持具有PLB总线接口的主机和从机通过PLB 信号 连接来进行读写数据的传输。总线架构支持多主从设备。每一个PLB主机通过独立的地址总线、读数据总线和写数据总线与PLB连接。PLB从机通过共享但分离的地址总线、读数据总线和写数据总线与PLB连接，对于每一个数据总线都有一个复杂的传输控制和状态信号。为了允许主机通过竞争来获得总线的所有权，有一个中央判决机构来授权对PLB的访问。 （3）设备控制寄存器总线（DCR） 　　设备控制寄存器总线（DCR）是为在CPU通用寄存器（GPRs）和DCR的从逻辑设备控制寄存器（DCRs）之间传输数据而设计的。 编辑本段 3 MicroBlaze的开发 　　应用EDK（嵌入式开发套件）可以进行MicroBlaze IP核的开发。工具包中集成了硬件平台生产器、软件平台产生器、仿真模型生成器、软件编译器和软件调试工具等。EDK中提供一个集成开发环境XPS（Xilinx平台 工作室 ），以便使用系统提供的所有工具，完成嵌入式系统开发的整个流程。EDK中还带有一些外设接口的IP核，如LMB、OPB总线接口、外部存储控制器、SDRAM控制器、UART、中断控制器、定时器等。利用这些资源，可以构建一个较为完善的嵌入式微处理器系统。 　　在FPGA上设计的嵌入式系统层次结构为5级。可在最低层硬件资源上开发IP核，或或已开发的IP核搭建嵌入式系统，这是硬件开发部件；开发IP核的设备驱动、应用接口（API）和应用层（ 算法 ），属软件开发内容。 　　利用MicroBlaze构建基本的嵌入式系统。通过标准总线接口—LMB总线和OPB总线的IP核，MicroBlaze就可以和各种外设IP核相连。 　　EDK中提供的IP核均有相应的设备驱动和应用接口，使用者只需利用相应的 函数 库，就可以编写自己的应用软件和算法程序。对于用户自己开发的IP核，需要自己编写相应的驱动和接口函数。 编辑本段 4 MicroBlaze的应用 　　在软件无线电系统中，一般采用“微处理器+协处理器”结构。微处理器一般使用通用 DSP ，主要完成系统通信和基带处理等 工作 ；协处理器用FPGA实现，主要完成同步和预处理等底层算法的运算任务。在本课题中，采用的基带处理算法比较简单，应用软处理器IP核代替DSP，在一片FPGA内就能实现整个系统的设计。这样可以简化系统的结构，提高系统的整体性能。 　　FPG**上系统主要完成两个任务—发送和接收数据。对于发送任务，FPGA完成硬件算法的初始化，接收串口数据，并将数据存储在双口SRAM中，系统硬件算法部分对双口SRAM中数据进行基带处理，并将结果送给D/A转换器。对于接收任务，FPGA接收A/D转换器送来的数据，进行基带处理，并将数据存储在双口SRAM中，把存储在双口SRAM中的数据通过串口发送回主机。 　　在EDK开发套件的XPS集成开发环境下进行系统硬件设计。在其界面环境下，添加IP核，进行系统连接和各项参数设置。由于系统中包含的硬件算法模块不是标准模块，因此 工程 需要设置成子模块方式，利用平台产生器，根据硬件描述文件（.MHS文件），生成嵌入式系统子模块的网表文件（.NGC）。然后在ISE设计环境下，从外部通过GPIO端口与硬件算法模块相连，从而构成整个应用系统的硬件模型。 　　在EDK中，每一个外设IP模块都有自己的软件函数库。利用Libgen工具，将所需外设函数数库的头文件添加进工程中，通过调用这些函数可以操作和控制这些外设。例如对串口的操作如下： 　　//初始化串口，设置波特率等参数，清空发送和接收缓冲，禁止中断； 　　XuartLite_Initialize(UART，XPAR_MYUARTLITE_DEVICE_ID); 　　//发送接收数据 　　XuartLite_Send(UART,send_data,1);XUartLite_Recv(UART,recv_data,1); 　　使用标准 C语言 进行应用程序的开发，编写相应的算法软件，完成系统功能。软件流程。 　　将编写的程序代码利用mb-gcc编译工具，根据系统的软件一并，生成.ELF文件。在编译链接之前，若选择调试方式，就会在生成文件中加入调试接口SMDstub，进行程序的硬件调 　　利用系统的硬件模型以及RAM块的组织结构文件、ELF文件和用户结束文件，应用FPGA综合实现工具（如Xilinx XST）进行综合，然后下载生成的配置BIT文件 　　到目标板上。利用EDK中提供的GDB调试工具可以进行程序调试。有两种调试方法：软件仿真和硬件调试。软件仿真可以进行程序的功能调试，在开发工具内部就可以进行，不需要硬件支持。硬件调试就是通过JTAG接口或串口（可在硬件设计时选择），连接到目标板上的应用系统中的XMD调试接口，将软件程序下载到系统中进行调试。本课题使用的目标板上的主芯片为Xilinx Spartan IIE 30万门的FPGA，系统时钟为50MHz。实际运行完全满足设计要求。　 　　采用FPGA和MicroBlaze进行嵌入式系统设计，实现了多片专用芯片的功能，大大缩小了接收机体积，便于系统实现小型化、集成化。捕获及跳频同步等算法采用硬件实现，加快了捕获跟踪速度。实验结果表明，FPGA系统设计是正确可行的。如果在系统中配置大容量的SDRAM，加入以太网或USB等高速通信接口，将实时 操作系统 运行于处理器上，就可以构建一个较为完善的，基于FPGA的嵌入式系统。这将在网络、通信、消费类产品等多方面有着广阔的应用前景。 我們用的開發板  

准备写一本书吧 基于XILINX MICROBLAZE SOC设计 实战     涉及到XILINX MICROBLAZE  方方面面~