标签: false

定义：不用关心时序的路径。 用户可以利用各种方法将伪路径 排除在时序分析之外 。 quartus II handbook False Paths      S pecifying a false path in your design removes the path from timing analysis.       Use the  set_false_path  command to specify false paths in your design. You can specify either a  pointto-point  or  clock-to-clock  path as a false path. For example, a path you should specify as false path is a static configuration register that is written once during power-up initialization, but does not change state again. Although signals from static configuration registers often cross clock domains, you may not want to make false path exceptions to a clock-to-clock path, because some data may transfer across clock domains. However, you can selectively make false path exceptions from the static configuration register to all endpoints.      set_false_path  - from    - to  用户可以在assignment Editor中设置独立的伪路径 减除约束（Cut Timing） （1）cut off feedback from i/o pins 缺省时选中改选项，这样在Timequest Analyser中，就不会分析 所示，从双向IO口返回来的路径，即C路径，而会正常分析路径A，B。如果去掉该选项，则会分析路径C。 （2）Cut Clear and Preset Paths 默认情况选中该选项。这样时序分析时候，不会分析如图灰色箭头的路径： 它们都是到达寄存器的 异步清零端 、 置位端 。 如果设计中是同步清零/置位信号，那么工具会分析这些路径的时序。 （3） Cut off Read During Write Signal Paths 默认选中该选项。时序分析时候，不会分析从 写使能寄存器  穿过  ESB （Embedded system block）到达 目的寄存器 的路径。 如果不选，则会分析该路径。 （4）Cut Paths between Unrelated Clocks 默认选中，减除非相关时钟间路径的时序分析。 在图中，inst1~inst4路径不会在时序报告中体现。

       在 FPGA 设计中，并不是所有的路径都需要做时序分析，称之为假路径（ false path ），比如有些路径在正常工作时并没有实现具体的逻辑功能，或者一些测试阶段使用的逻辑；有些是不需要做时序分析，如跨时钟域路径。 可以通过添加 false_path 约束，告知 vivado 在时序分析时忽略这些路径，这样带来的好处有： 1.        减少编译时间： vivado 不需要对这些路径进行时序分析，也不需要为了优化这些路径而在 PR 中花过多的时间； 2.        增加结果可靠性：约束 false path 并不是让 vivado **，而是在实际工作中确实并不需要考虑这些路径。如果不约束，反而会使 vivado 偏离了正规，在努力优化 false path 时可能忽略了 true path 的时序问题。        set_false_path 约束命令如下，可以约束两个节点 (node_list) 间的路径，也可以约束两个时钟间的所有路径：        set_false_path          注： false path 约束和 multicycle path 约束同属于时序例外（ timing exception ）的范畴，两者的区别是： false path 约束彻底取消对该路径的时序分析，而 multicycle path 约束只是放松时序分析的要求， vivado 依然会对 multicycle path 进行时序分析和优化。        set_false_path 可以直接对两节点进行约束，如图 1 所示路径，由于两个数据选择器由同一个信号控制，数据流分别连接了两个数据选择器的 a0 端和 a1 端，因此不可能有数据通过，可对 REGA 和 REGB 间的路径做 false path 约束，命令如下：        set_false_path -from {REGA} -to {REGB} 图 1 另外 set_false_path 也可以直接对两时钟进行约束，表示将所有两个时钟间的路径都设置成 false path ，如下所示： set_false_path -from -to 之前关于时钟约束的博文中有介绍，对两异步时钟需要设置不同的时钟组，可以通过 set_clock_group 约束，如下命令所示 set_clock_groups -group CLKA -group CLKB set_false_path 约束异步时钟和 set_clock_group 约束能达到相同的功能，不同的是 set_clock_group 同时约束了 CLKA à CLKB 和 CLKB à CLKA 的路径；而 set_false_path 是单向的，如上例中只约束了 CLKA à CLKB 的路径，如下两条命令就与 set_clock_group 等价了： set_false_path -from -to set_false_path -from -to