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显示路径延时的方法 概述     显示路径延时在以前老的 Quartus II 版本里不是问题，只是当 Altera 更新了新的版本之后（具体从哪个版本开始未考证）， ChipPlanner 里的“ Show Delay ”按钮就不太好使了，需要结合 TimeQuest 一起使用才能显示路径详细的延时信息。 旧版本显示路径延时的方法 就版本显示路径延时的方法很简单，在 ChipPlanner 里找到路径上的某个 Cell ，然后高亮其扇入和（或）扇出，接着点击“ Show Delay ”按钮，即可显示这些高亮后的扇入或扇出上的详细延时信息。   图 1 ：通过 ChipPlanner 查看路径延时     新版本显示路径延时信息的方法     首先，应该意识到， ChipPlanner 工具里显示的路径延时信息 Quartus II 软件根据 Altera 设计器件库给出的一个只具有参考价格的信息。自从 Altera 将 TimeQuest 集成到 Quartus II 以后对于路径延时，特别时序方面的检视都是通过 TimeQuest 来实现的。所以可能正是因为这个缘故，新版本中 ChipPlanner 里才弱化了图 1 中 Show Delay 这个按钮的功能。     查看路径延时在现在流行的时序设计中也许作用不大，但是在进行基于 FPGA 的 TDC 设计的时候还有有一定的帮助。因为，设计者需要了解实现好的延时链中各级延时单元的延时，大概了解了延时单元的延时时间信息，对于 TDC 设计参考价值极高。     假如 TDC 的延时链已经实现，那么通过图 1 中的生成扇出连接按钮，就可以为延时链各个延时单元产生扇出连接，如图 2 所示。   图 2 ：延时单元的扇出连接     在老的 Quartus II 版本里，此时如果针对图 2 已经高亮的扇出连接点击 Show Delay 按钮是会显示每个扇出连接的详细延时信息的，但是在新版本中单点击该按钮已经无法实现这个目的了。     那么在新版本里，为了显示图 2 中各个延时单元扇出连接的延时信息，就需要借助 TimeQuest 的帮忙。具体做法是在工程全编译之后，打开 TimeQuest 并创建和更新工程的时序网表，如图 3 所示。   图 3 ：打开 TimeQuest 并创建及更新工程的时序网表     然后，在任务栏里报告命令列表的用户定制报告中找到报告路径（ Report Path... ）这个命令，如图 4 所示。   图 4 ：报告路径命令     双击图 4 中的报告路径命令，打开设置该报告命令的窗口，详细设置希望报告的路径，这里我们需要查看的是延时链，所以从延时链第一个延时单元到中间某个单元即可（可根据自己想查看的路径随意设置）如图 5 所示，也可以同时设置路径中间经过的节点。   图 5 ：设置报告路径对话框     这里特别要提到的是图 5 中设置路径起始与终结点时，进入 node finder ，过滤器的设置好说，正确设置节点单元名称即可；而“ Collection ”由于我们查找的是延时单元，所以应该选择“ get_cells ”，如图 6 所示。   图 6 ：设置报告路径时节点查找器对话框     正确设置好路径起始与终结点后，点击图 5 中的“ Report Path ”按钮，这时 TimeQuest 里会报告该路径详细信息，如图 7 所示。   图 7 ： TimeQuest 报告路径的详细信息     接下来是将该路径定位到 ChipPlanner 中，通过 ChipPlanner 来查看路径中延时单元的扇出连接延时，如图 8 所示，单击选中路径起始节点，鼠标右击弹出下拉菜单选择“ Locate Path... ”命令，并在随后弹出的对话框选择 ChipPlanner 即可，如图 9 所示。   图 8 ：定位路径   图 9 ：选择将路径定位到 ChipPlanner     路径定位到 ChipPlanner 后，通过局部放大可以看到类似图 2 那样的局部显示，只是区别在于延时单元扇出连接上显示了详细的延时时间信息，如图 10 所示，而且注意此时 Show Delay 按钮也是打开，同时用户可以通过该按钮来关闭或打开这些时间信息的显示了。   图 10 ：路径延时信息显示