原创 【博客大赛】显示路径延时的方法

2016-3-4 14:41 993 0 1 分类: FPGA/CPLD 文集: ALTERA FPGA

显示路径延时的方法

概述

    显示路径延时在以前老的Quartus II版本里不是问题,只是当Altera更新了新的版本之后(具体从哪个版本开始未考证),ChipPlanner里的“Show Delay”按钮就不太好使了,需要结合TimeQuest一起使用才能显示路径详细的延时信息。

旧版本显示路径延时的方法

就版本显示路径延时的方法很简单,在ChipPlanner里找到路径上的某个Cell,然后高亮其扇入和(或)扇出,接着点击“Show Delay”按钮,即可显示这些高亮后的扇入或扇出上的详细延时信息。

 

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1:通过ChipPlanner查看路径延时

 

 

新版本显示路径延时信息的方法

    首先,应该意识到,ChipPlanner工具里显示的路径延时信息Quartus II软件根据Altera设计器件库给出的一个只具有参考价格的信息。自从AlteraTimeQuest集成到Quartus II以后对于路径延时,特别时序方面的检视都是通过TimeQuest来实现的。所以可能正是因为这个缘故,新版本中ChipPlanner里才弱化了图1Show Delay 这个按钮的功能。

    查看路径延时在现在流行的时序设计中也许作用不大,但是在进行基于FPGATDC设计的时候还有有一定的帮助。因为,设计者需要了解实现好的延时链中各级延时单元的延时,大概了解了延时单元的延时时间信息,对于TDC设计参考价值极高。

    假如TDC的延时链已经实现,那么通过图1中的生成扇出连接按钮,就可以为延时链各个延时单元产生扇出连接,如图2所示。

 

111.jpg

2:延时单元的扇出连接

    在老的Quartus II版本里,此时如果针对图2已经高亮的扇出连接点击Show Delay按钮是会显示每个扇出连接的详细延时信息的,但是在新版本中单点击该按钮已经无法实现这个目的了。

    那么在新版本里,为了显示图2中各个延时单元扇出连接的延时信息,就需要借助TimeQuest的帮忙。具体做法是在工程全编译之后,打开TimeQuest并创建和更新工程的时序网表,如图3所示。

 

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3:打开TimeQuest并创建及更新工程的时序网表

    然后,在任务栏里报告命令列表的用户定制报告中找到报告路径(Report Path...)这个命令,如图4所示。

 

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4:报告路径命令

    双击图4中的报告路径命令,打开设置该报告命令的窗口,详细设置希望报告的路径,这里我们需要查看的是延时链,所以从延时链第一个延时单元到中间某个单元即可(可根据自己想查看的路径随意设置)如图5所示,也可以同时设置路径中间经过的节点。

 

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5:设置报告路径对话框

    这里特别要提到的是图5中设置路径起始与终结点时,进入node finder,过滤器的设置好说,正确设置节点单元名称即可;而“Collection”由于我们查找的是延时单元,所以应该选择“get_cells”,如图6所示。

 

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6:设置报告路径时节点查找器对话框

    正确设置好路径起始与终结点后,点击图5中的“Report Path”按钮,这时TimeQuest里会报告该路径详细信息,如图7所示。

 

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7TimeQuest报告路径的详细信息

    接下来是将该路径定位到ChipPlanner中,通过ChipPlanner来查看路径中延时单元的扇出连接延时,如图8所示,单击选中路径起始节点,鼠标右击弹出下拉菜单选择“Locate Path...”命令,并在随后弹出的对话框选择ChipPlanner即可,如图9所示。

 

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8:定位路径

 

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9:选择将路径定位到ChipPlanner

    路径定位到ChipPlanner后,通过局部放大可以看到类似图2那样的局部显示,只是区别在于延时单元扇出连接上显示了详细的延时时间信息,如图10所示,而且注意此时Show Delay按钮也是打开,同时用户可以通过该按钮来关闭或打开这些时间信息的显示了。

 

111.jpg

10:路径延时信息显示

 

 

文章评论1条评论)

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xudonghai203_645169024 2016-3-5 22:43

写的好,参考和学习了
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