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coyoo 2023-1-3 14:47: 2023年度可转债到期税前收益率排名记录; 一、1月份期初排名 1月30日：; 1805 6 0 6

基金可转债

coyoo 2022-11-11 10:30: 安森美逻辑门使用问题; 安森美的逻辑或门MC100EP01是4输入或门，每个输入是单端的ECL电平，如果前端驱动信号为差分LVPECL电平信号的话，该如何连接呢？实际应用的时候，直接将前端LVPEC ...; 2425 4 0 4

OR Gate 安森美

coyoo 2022-11-8 17:22: 通过SMB+同轴电缆+BNC连示波器测量信号; 当电缆长度不同的时候，测量结果会有差异。同样的信号，首先用的是电缆长度是5米，其测量结果如下图所示，可以看到信号基线上有一簇一簇连续的类似“震荡”波形 ...; 972 5 0 5

示波器 SMB BNC

coyoo 2021-6-29 09:40: 原创 ModelSim源文件编译语法错误解决; . Syntax error near “non-printable character with the hex value ‘0xef“ 手打了一个简单的源文件，ModelSim编译的时候出现几条类似上述的语法错误。由 ...; 15291 32 0 32

ModelSim

coyoo 2021-6-28 16:07: 原创 Generate复用语句仿真时添加信号到波形窗口问题; 问题描述： Verilog使用Gnerate+for循环复用逻辑，在添加每个复用模块里的信号在ModelSim波形窗口进行观测的时候，发现添加失败。一般的添 ...; 2116 8 0 8

generate

coyoo 2021-6-28 16:03: 原创 ModelSim仿真使用优化选项出现的问题; 版本：ModelSim 64 10.7 问题：当进行仿真的时候，脚本里命令为：“vsim -L lpm -L altera -L sgate -L lpm_ver -L altera_ver -L sgate_ver -L altera_mf_QII17 ...; 5488 8 0 8

ModelSim

coyoo 2020-4-13 15:19: 原创用SI9000控制阻抗，并得出各种叠层走线参数; 1、差分表层(1B) 2、差分内层（1B2A） 3、差分内层（2B1A） 4、单端表层（1B） 5、单端内层（1B2A） ...; 5893 27 2 5

PCB SI9000

coyoo 2020-4-1 15:29: 中国进出口商品运输路线图-2011年; 试试翻转下：; 3489 64 0 4

coyoo 2020-3-31 11:38: 原创 LTspice导入其它厂家器件现有的spice模型; 最近在使用LTspice仿真由三极管搭建的放大电路，在选用罗姆的三极管2SC4083的时候，从罗姆的官网下载了其spice模型文件，这个文件后缀是lib。这里介绍一种方法 ...; 8008 50 0 8

LTspice 三极管电流buffer

coyoo 2020-3-20 14:54: 共基极放大器,共基极放大器放大电路（转）; 共基极放大器,共基极放大器放大电路交流信号电压叠加在直流电压上，使晶体管基极、发射极之间的正向电压发生变化，通过晶体管的控制作用，使集电极电 ...; 4847 39 0 3

共基极放大器

coyoo 2019-10-31 17:09: 原创 FPGA Based TDC的编码器; 编码方法：顺序查找：利用for循环，从tc的第0位依次遍历到第一个0-1（或1-0）跳变的位置，输出跳变处的位置序号，完成编码。顺序查找法比较直观，无 ...; 6910 27 1 3

TDC FPGA 编码器

coyoo 2019-10-31 09:56: 码密度测试; FPGA芯片中，受到布局布线以及PVT的影响，无法使得每个延迟单元的延迟时间完全一致，更重要的问题在于我们需要获取每个延迟单元的bin-width，此时可以采用码密 ...; 7780 30 7 9

TDC CDT

coyoo 2019-8-26 17:48: 原创对应Xilinx的PCIe DMA写操作仿真问题的解决; 问题描述：EP端发起了DMA写，但是RP侧并未收到DMA写的TLP，但是收到了写完成的中断TLP。参考了Xilinx官网论坛这个帖子，解决了这个问题： https://forums.xi ...; 3313 17 0 2

Xilinx PCIe DMA写

coyoo 2019-8-15 11:16: 原创 32位存储器写任务; 完成剩下的DS端口模型任务函数学习，本文来看看存储32bit写，首先复习下32-bit地址存储器写TLP的头部格式，如下图所示：图1：32位地址存储器写TLP头部格式 ...; 2905 26 0 5

存储器读 BMD PCIe Xilinx

coyoo 2019-8-14 16:05: 原创在ModelSim里添加带路径的文件; 最近在仿真Xilinx的PCIe，用的是其xapp1052下的参考工程，这个工程基于vivado，默认使用vivado自带的仿真器，如果转换成ModelSim的话，vivado会后台自动生成一 ...; 3552 24 0 24

ModelSim Xilinx PCIe

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