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  • 热度 6
    2022-10-30 11:03
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    Lattice Crosslink-NX器件(LIFCL-40-7MG121I)用作视频输入桥接时支持的CMOS型号及可达性能汇总
    作者:Hello,Panda 大家早上好、中午好、晚上好。 熊猫君前几天回老家了,手上没得啥新素材码字,决定水一文,将 Lattice Crosslink-NX 系列器件中熊猫君前一阵子用得比较多的那个型号( LIFCL-40-7MG121I )用作 CMOS 图像传感器接口桥接时所支持的 CMOS 芯片型号简单罗列一下,可能会方便大家选型: (一)桥接的目的和意义 当前,很多监控、工业和特殊应用领域的 Camera Sensor 大多输出的是 LVDS 、 SLVS 或 HiSPi 电平(协议),常用的 Sony 、安森美器件均是如此。后端的处理器如果是 FPGA ,则可以直接接入并解码图像;如果是海思、瑞芯微、英伟达、高通等 SoC 的话,则需要桥接转换为标准的 MIPI D-PHY 比较方便接入。这就是 SLVS 、 LVDS 、 HiSPi 等转 MIPI 桥接存在的目的和意义。 (二)LIFCL-40桥接方案概要 方案采用 Lattice Crosslink-NX 器件( LIFCL-40-7MG121I ), 6mm*6mm BGA 小型封装,可作为一个中间模块单独存在或直接和 CMOS 芯片放置在同一个 PCB 上。如下图: 1 、 SLVS ( LVDS 或 HiSPi )转 MIPI 采用透传模式,即不关注采集的数据内容和正确与否,直接通过 MIPI D-PHY ( CSI-2 协议)转发出去; 2 、主控 SoC 配置 CMOS 和发出控制信号,无需关注 FPGA ,从主控端看,就相当于是 CMOS 直接输出为 MIPI 接口。 (三)LIFCL-40可达的功能性能参数 1 、输入支持电平类型: SLVS 、 LVDS 、 HiSpi ,支持 8bit 、 10bit 、 12bit 、 14bit 、 16bit 串行数据输入; 2 、输入支持的通道速率: 1.2Gbps/Lane Max; 3 、输入支持的通道数: 24 Lane (包含时钟 Lane+Data Lane ) Max ; 4 、输出支持的通道数: 8-Lane MIPI D-PHY Max ; 5 、输出支持的通道速率: 2.5Gbps/Lane ( 20Gbps Max Total ); 6 、输出支持的 MIPI 模式: CSI-2, 连续时钟模式和非连续时钟模式; 7 、支持 IIC 转 SPI 桥( 100KHz 、 400KHz 、 1MHz )。 https://v.qq.com/x/page/e3361hhfldc.html (四)桥接支持的器件列表(不一定全) 备注:输入 / 输出的定义以 FPGA 为基准参考, CH 数为时钟通道 + 数据通道的总数。 SONY的器件可支持:IMX122、IMX117/ IMX172、IMX178、IMX531/IMX541、IMX185、IMX226、IMX236、IMX273、IMX183、IMX250、IMX252、IMX253、IMX264、IMX265、IMX287、IMX661、IMX342、IMX530/IMX540、IMX367、IMX387、IMX532/IMX542、IMX535/IMX545、IMX304、IMX267、IMX255、IMX487/IMX536/IMX546、IMX428、IMX420、IMX537/IMX547/IMX548、IMX437、IMX429、IMX421、IMX392、IMX174、IMX302、IMX430、IMX422、IMX432、IMX425、IMX433、IMX426。 安森美的器件可支持:PYTHON1300、PYTHON2000、PYTHON300、PYTHON480、PYTHON500、PYTHON5000、AR132/AR134/AR140/AR141/AR0237/AR0238/AR0239/AR0331/AR550、XGS12000/XGS16000/XGS2000/XGS20000/XGS30000/XGS5000/XGS8000/XGS9400。 好了,今天的分享就到这里。各位晚安。
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    2020-3-12 21:45
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    一种低成本eDP转LVDS接口方案
    与 LVDS 接口相比较, eDP 接口的串行化速率更高,有 1.6Gbps 、 2.7Gbps 和 5.4Gbps 三种速率,提供的带宽更大,在 2.7Gbps 速率时仅需 2 对高速差分线即可完成 1080P60 高清视频传输,且具备 DHCP 功能,在平板电脑、笔记本、一体机等领域取得广泛应用。 本文介绍的是一种 eDP 转 LVDS 的接口方案,那么就要提出疑问,既然 eDP 接口比 LVDS 接口要先进得多,为什么还需要这种转换呢?实际上,在一些特殊的应用场合,还真的是有一定的需求,比如: ( 1 )老屏翻新:一些老式的 LVDS 屏还有再利用价值,但是很多主板已经不支持 LVDS 接口了,需要 eDP 转 LVDS 才行; ( 2 )特定人群:在一些特定的人群里面,新式 LCD 、 LED 屏的背光会刺激眼睛,因此需要用到老式的高压灯管屏,而现在的笔记本基本都是 eDP 接口,需要转接才行。 如下图 1 所示,是本文介绍方案的实物图: 图 1 eDP 转 LVDS 电路板实物图 本电路用于视频接口转换,将 1~2 Lane 输入的 eDP 接口转换为 VESA 或 JEIDA 格式的单通道或双通道的 LVDS 接口输出。主要参数如下: a) 输入接口:最高支持 eDP 两通道 HBR ( 2.7Gbps/Lane )输入; b) 输出接口:可支持单通道或双通道 LVDS 输出,默认格式为 VESA 24 bpp ; c) 分辨率和帧率:最大支持 1920 × 1080 , 60Hz ; d) 电路尺寸: 50mm × 40mm ; e) 工作温度: 0~50 ° C (可升级为 -40~+60 ° C ); f) 工作湿度: 10%~90%RH 。 电路支持格式如下表 1 所示。 表 1 支持格式列表 模式 格式 数据线对 备注 VESA/JEIDA 单 6-18bpp(RGB666) Odd channel0~2 数据编码次序请参照 VESA/JEIDA 标准 VESA/JEIDA 单 8-24bpp(RGB888) Odd channel0~3 VESA/JEIDA 双 6- 18bpp(RGB666) Odd/Even channel0~2 VESA/JEIDA 双 8-24bpp(RGB888) Odd/Even channel0~3 如图 1 所示,输入接口 J3 是标准的 30P 扁平 eDP 插件;输出接口 J4 是间距 2.0mm 的 30P 双排针;白色座子 J6 是背光信号接口,将来自 eDP 接口的背光电源、背光使能信号和 PWM 信号引出。 该方案成本低,批量生产价格仅为数十元,有关该方案的细节问题,可加入 QQ 群或微信公众号讨论获取。
  • 热度 21
    2020-2-15 16:38
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    基于SPARTAN6+DDR3+USB3开发板的DDR3读写实例4_TEST工程的约束文件修改
    前面生成了test工程,用于测试DDR3。在实际下载测试前,还需要修改一下exapmle_top.ucf约束文件。以下记录了修改的要点: 一、修改文件exapmle_top.ucf的第23行,修改VCCAUX的供电电压,从2.5V修改为3.3V,如下: 二、修改文件exapmle_top.ucf的第58行,输入晶振的周期修改为20nS。电路板上设计为单端晶振,3.3V供电,频率为50M。 三、修改文件exapmle_top.ucf的第74、75行,处理两个关键信号error和calib_done所在BANK的供电电压,修改为3.3V。另外,这两个信号实际连接到了W20和W22引脚上,也需要根据硬件电路板对应修改一下,如上面76、77行。 四、修改主文件exapmle_top.v的148行时钟相关部分。这部分内容比较复杂,需要熟悉ug388的时钟及PLL部分,帖图如下 : 上图中左侧是差分时钟输入的,先经过一个IBUFGDS原语缓冲,再接到PLL输入端。实际硬件电路板为单端时钟,不是差分时钟,这部分可以省略。PLL输出有三路,分别为CLKOUT0、CLKOUT1和CLKOUT2,前两个时钟经过BUFPLL_MCB后,生成2倍速的sysclk_2x和sysclk_2x_180,这是MCB工作的两个主要时钟。假定DDR3时钟频率为312.5M,2倍速为312.5M*2=625M。 具体修改如下 : 上图中的汉字注释部分,对于MCB用到的几个时钟已经说明的很清楚了,右下部分是出自于ug388中的第39面。 经过以上修改, 工程test已经和实际硬件电路板对应起来了,程序可以实际下载到电路板上运行了。 test工程的具体代码分析,见后面的文章。 良子USB,20200215 专注USB3.0、FPGA、PCIE、定制UVC摄像头 QQ:392425239
  • 热度 24
    2020-2-15 16:33
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    基于SPARTAN6+DDR3+USB3开发板的DDR3读写实例3_TEST工程建立及测试
    一、前面通过MIG生成了DDR3的IP核,同时生成了一个用于测试的工程test 。只不过这个test工程比较晦涩,并不是所见即所得,还得经过一些隐秘的步骤,才能呈现出来。前面生成IP核后,在ddr3文件夹内生成了1个mig_39目录,以及一些文件,如下图:其中有个mig_30_readme文本文件,需要看一下。 二、打开目录mig_39,里面含有3个目录,如下: 1、docs目录,里面含有两个DDR3开发的文档UG416和UG388。这两个文档需要仔细看,所有SPARTAN6与DDR3相关的内容都在这两个文档里。需要至少看十篇。 2、example_design目录,MIG提供的测试例程test,或者叫traffic generator。这里主要就是实际测试这个test工程。 3、user_design,这个目录是用户需要集成到自己的项目中的。 三、开始创建test工程。打开如下的目录,里面根本没有test工程的影子。先找到两个批处理文件,如下 ,直接双击不行,需要在命令行下进行, 四、打开ISE14.7自带的64位命令行程序,如下: 五、输入如下DOS指令,定位在前面的目录C:\ddr3\mig_39\example_design\par下,再运行create_ise.bat文件, 六、经过一段时间,test工程成功建立。如下, 七、回头再看C:\ddr3\mig_39\example_design\par目录,test工程已经出现了,如下 : 八、直接双击打开这个test工程,如下: 如上的test工程可以正常编绎成功。 1、上图中左侧的文件管理窗口,已经包含了.ucf约束文件,待会会进一步修改这个文件,以便和我的硬件开发板对应; 2、接下来会用CHIPSCOPE软件与实际电路板连接,观测实际的波形; 九、打开.ucf约束文件,修改了LED引脚以及时钟相关部分,再重新编绎工程,成功后连接电路板。 (具体修改部分见下一篇文章。) 十、连接成功后,直接点Trigger运行,成功如下: 十一、这里重点关注DDR3初始化是否成功的信号c3_calib_done。DDR3初始化成功,c3_calib_done信号为高;DDR3初始化失败,c3_calib_done信号为低。打开Trigger setup窗口,设置c3_calib_done为0,看初始化是否失败?程序运行后,没有触发到任何波形,说明DDR3初始化成功。 十二、进一步放大c3_p0_wr_data信号,如下,可以看到数据非常有规律,说明成功。 至此,DDR3已经正常运行了。后面,会对这个test工程详细分析。 良子USB,20200215 专注USB3.0、FPGA、PCIE、定制UVC摄像头 QQ:392425239
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    2020-2-15 16:25
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    基于SPARTAN6+DDR3+USB3开发板的DDR3读写实例2_MIG生成DDR3的IP核
    一、前面介绍了含有DDR3的硬件开发板,以下内容都是基于这块FGA 开发板所进行的,生成的DDR3控制器直接可以下载到硬件电路板中实际验证,观察结果,加深理解学习。SPARTAN6芯片内部含有控制DDR3的硬核MCB,这个硬核还需要从软件上进行管理,这个软件即是MIG,以下是通过MIG生成DDR3的IP核的过程。生成过程主要是通过帖图体现的,为了创建一个可以参考的实例,帖图会比较详细,适合刚入门的使用,高手可以忽略。 二、如下图:先启动ISE14.7的IP核生成器CORE Generator, 二、IP核生成器CORE Generator启动后如下: 三、在IP核生成器CORE Generator里先创建一工程,如下: 四、在C盘里创建一文件夹ddr3,文件名为corgen,如下, 五、选择硬件电路板对应的FPGA型号,在Part选项中,选择SPARTAN6,XC6SLX45,封装为484引脚的,速度等级为-2的,如下: 六、切换Generation选项中,Verilog开发语言,如下: 七、按下图找到MIG的IP核,双击打开, 八、启动MIG画面如下,点下一步, 九、创建一个新的IP核 ,名字为mig_39,如下: 十、这一步选择兼容的FPGA型号,这里不作任何选择,直接下一步, 十一、这里选择BANK3上的MCB控制器, 十二、这里设置DDR3的时钟频率,工作在667M,一半就是333.3M;DDR3的实际型号为MT41J64M16JT-125,64M*16的, 十三、这里默认的就可以,直接下一步, 十四、选择一个128位宽的双向接口,寻址方式为ROW_BANK_COLUMN方式, 十五、默认、下一步, 十六、这里选择DDR3上电后校准的几个引脚,要对照实际的硬件原理图设置,RZQ电阻选Y2,ZIO引脚选W3,使能DEBUG调试,后面就用CHIPSCOPE调试,选择单端时钟,直接点一下步, 十七、上面的硬件设置,是和我的硬件电路板对应的,如下: 十八、MIG设置总体完成了,这一步是汇总相关的信息,直接下一步, 十九、点同意,点下一步, 二十、点下一步, 二十一、点Generate生成IP核, 二十二、IP核成功生成,点Close,结束。 至此,DDR3的IP核生成完毕。 下一篇将生成的TEST工程下载到实际硬件电路板中运行一下。硬件电路板如下: 良子USB,20200214 专注USB3.0、FPGA、PCIE、定制UVC摄像头 QQ:392425239
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