-
coyoo
2024-3-13 16:48
-
原创
极零相消电路测试
-
极零相消电路的硬件配置需要根据前端信号源输出电容来确定,根据我们的系统大致测算前端输出电容的充放电时间常数在40~50ns之间。所以最开始选用的配置是3.3nF和 ...
-
-
coyoo
2024-3-8 13:15
-
原创
极零相消在实际电路中的应用
-
极零相消在实际电路中的应用 概述 极零相消也被称为极零补偿(PZC, Pole-Zero Cancellation/Compensation),最近针对PZC电路有过几轮讨论,个人也有 ...
-
-
coyoo
2024-3-1 12:00
-
原创
从极零相消得到的一些思考
-
这几天上头给出一个参考电路,并对比项目中电路进行了几轮来回讨论。数字工程师介入模拟电路的讨论、设计,而且投入实际应用,可能遇到很多挫折、打击,回头看看 ...
-
-
coyoo
2024-1-19 14:42
-
原创
Quartus Prime是否隐藏了ECO功能?(答案已找到:仅部分高端器件支持)
-
QPP(Quartus Prime Pro)版本为22.4,开发中,打开Chip Planner,发现其Editing mode里的ECO - “器件型号”选项是灰色的,入下图所示: 所以打开Chip Plan ...
-
-
coyoo
2024-1-16 15:46
-
原创
ALTERA CYCLONE 10器件使用 - 2
-
最近在讨论Cyclone 10 GX器件的使用时,有关其高速串行接口(GXB或XCVR或tranceiver)的接法,参考了ALTERA的PCI-e开发板。PCIe接口就不说了,这个板子还使用了 ...
-
-
coyoo
2024-1-12 17:14
-
原创
ALTERA Cyclone 10器件的使用 - 1
-
概述 在 Cyclone V 基础上解决了 TDC 实现(已在板测试通过)的问题,下一代产品应该采用新的 F ...
-
-
coyoo
2023-9-28 09:26
-
原创
Intel(ALTERA)ECO功能
-
在老版Quartus II软件中使用ECO的时候,LUT掩码等效的逻辑等式中,各种操作符如下图所示 更详细内容可以参考:http://www2.informatik.uni-freiburg.de/~fei ...
-
-
coyoo
2023-9-16 15:07
-
原创
这个位置约束警告是什么意思?
-
Warning(23064): Output pin "s" of module instance "primitive_carry:gen .mycarry" is not connected. Its options will not be propagated. War ...
-
-
coyoo
2023-9-14 11:16
-
原创
Cyclone10GX位置约束问题
-
这个问题应该从CycloneV时代就开始存在,主要是因为FPGA逻辑资源中LAB模块的位置定义的XY坐标对应的资源有差异。LAB资源的这种差异体现在纵向坐标,即X列。我们 ...
-
-
coyoo
2023-9-5 15:05
-
原创
Quartus Prime Pro如何在代码里插入综合属性
-
在直接使用ALTERA基础单元的时候,经常遇到编译器会对这些基础单元采取综合优化手段。用户如何使编译软件不采取此手段呢?就是在代码输入的时候,给相关的信号、 ...
-
-
coyoo
2023-9-5 12:29
-
原创
HDL综合保留属性
-
使用ALTERA器件和其编译软件设计逻辑电路的时候,经常会遇到逻辑单元被综合优化掉的事情。这时候可以通过添加综合“保留”属性来将不希望被综合优化掉的信号节点 ...
-
-
coyoo
2021-6-29 09:40
-
原创
ModelSim源文件编译语法错误解决
-
. Syntax error near “non-printable character with the hex value ‘0xef“ 手打了一个简单的源文件,ModelSim编译的时候出现几条类似上述的语法错误。由 ...
-
-
coyoo
2021-6-28 16:07
-
原创
Generate复用语句仿真时添加信号到波形窗口问题
-
问题描述: Verilog使用Gnerate+for循环复用逻辑,在添加每个复用模块里的信号在ModelSim波形窗口进行观测的时候,发现添加失败。一般的添 ...
-
-
coyoo
2021-6-28 16:03
-
原创
ModelSim仿真使用优化选项出现的问题
-
版本:ModelSim 64 10.7 问题:当进行仿真的时候,脚本里命令为:“vsim -L lpm -L altera -L sgate -L lpm_ver -L altera_ver -L sgate_ver -L altera_mf_QII17 ...
-
-
coyoo
2020-4-13 15:19
-
原创
用SI9000控制阻抗,并得出各种叠层走线参数
-
1、差分表层(1B) 2、差分内层(1B2A) 3、差分内层(2B1A) 4、单端表层(1B) 5、单端内层(1B2A) ...
-
关闭
站长推荐
/6