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    2018-5-11 09:54
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    直面使用quartus遇到的问题
    排版有问题的话看这里 ModelSim相关问题点击这个链接 DSP Builder相关问题点击这个链接 安装破解 quartus prime 18 破解 (http://bbs.eetop.cn/viewthread.php?tid=702705) 这个人还有一系列其他的破解软件,可以打开 他的空间 看看(http://www.eetop.cn/blog/2901/mode-corpus.html) can't find design entity 在新建工程后,点击工程文件发现居然说无法打开??? 网上查说没破解成功,在我重新破解一次后发现不是这个问题。 还好我有谷歌,还是让我找到了解决方案 说是需要自己手动创建design entity,下面是具体解决方案 解决方案 在使用Project Wizard创建好工程后,你以为就创建好工程了? 双击“myFPGAgizmo”编辑代码,会弹出一个不太直观的错误: Can't find design entity "myFPGAgizmo". 大概会像下图这样 你需要自己手动的添加一个新的DESIGN ENTITY File - New - Verilog HDL File: 新建文件一开始不能自己命名,要保存时才能命名,这点和Visual Studio很像 要注意一下: module的名字要和"top level"文件名相同,而且要注意大小写,否则的话,就会报错 Top level design entity "myFPGAgizmo" is undefined 测试代码如下: module myFPGAgizmo (x1, x2, f); input x1, x2; output f; assign f = (x1 & ~x2)|(~x1 & x2); endmodule Critical Warning: Synopsys Design Constraints File file not found: 'xxx.sdc'. A Synopsys Design Constraints File is required by the Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. 这是缺少了SDC文件,SDC文件在我看来是用来约束时序,配置时钟的。 学过数电我们都知道,时序电路的时钟是非常关键的,如果没有配置时钟的话,Quartus默认会配置1GHz时钟,这很显然是没法工作的。 Synopsys Design Constraints File。配置好SDC文件保存时要注意,文件名字要和顶层文件名相同。 相关的SDC文件的设置参考 (https://www.altera.com/documentation/psq1513989797346.html#mwh1412203473349) 一个简单的SDC例子如下: create_clock -period 20.00 -name adc_clk derive_pll_clocks derive_clock_uncertainty Error (xxx): Logic function of type xxx and instance "inst" is already defined as a signal name or another logic function 这是因为名字重复了。如下图,我一开始没有注意到,有的symbol是由名字的,刚创建出来的时候都是一样的,一编译就会出错,修改后就好了。 Can’t launch the ModelSim-Altera software… 运行ModelSim仿真时发现无法打开仿真 这是因为没有设置ModelSim的位置导致的, Options.. 然后设置好你的ModelSim路径 保存好后运行测试成功
  • 2016-6-8 15:06
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        对于知道怎么用timequest的人来说,这很简单,但是对于一点儿都不清楚的孩子来说,上网找资料,有时候就是个坑呐,我就是在网上找了N久,结果到最后,越弄越复杂,越弄越傻。。。。满满的都是泪     其实有时候很简单,简单的不可思议。     首先呢,理解一下,咱需要约束的路径有四种:     1、寄存器与寄存器之间;     2、 输入pad与第一个寄存器之间;     3、最后一个寄存器和输出pad之间;     4、输入与输出之间(中间只有组合逻辑)。             这是路径,咱们要约束的是时钟和数据到达的关系,具体的就不说啦,我也不是很清楚,至少写出来有难度啊。。。。我也是菜鸟一只啦       布局布线之后,先在工程目录下建一个name.sdc文件,输入create_clock -name {CLK1} -period 5.000 -waveform { 0.000 2.500 }     这是创建时钟的命令,CLK1替换成你的时钟名字(由外界传来的时钟),5.000是你的时钟周期,我的是200MHZ的,所以是5ns,waveform是看你什么时候上升沿,下降沿,可以调节你的占空比了,后面的get_ports{clk}是你连接到你的输入,说明创建的时钟代表的是这个玩意儿。        在quartus界面点开assignment---》setting----》timequest timing analyzer---》将你刚建的文件添加进去,重新运行一下,在你的timequest  分析工具界面,点击updata timing netlist ,然后在tasks的最下面有一个write sdc file,点击,就是把当前的操作内容写入文件中,打开这个文件,你可以看到有# Create Generated Clock,下面建立了一些生成的时钟。这是在执行之前那句命令的时候,自动把他关联的pll时钟,添加进来,也做了约束。你可以把这些Generated Clock 命令复制进你建立的sdc文件,因为你添加的是你自己的文件。       至此,在寄存器与寄存器之间的约束就好啦,还有就是输入和输出的约束,如果不用上板子的话,直接全选,set false path ,对于输入,从pad出来有一段是无法false的,这个时候,可以设置输入延时,随便设一个,我的是复位,所以。无所谓啦,哈哈,其他的应该也可以的。       有点儿乱哈,还没图,感觉图片200k实在太小,就没加啦。             如果时序有问题的  
  • 2015-12-10 15:18
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    1.1 Quartus II介绍 Quartus II是Altera公司的综合性PLD/FPGA开发软件,原理图、VHDL、Verilog HDL以及AHDL(Altera Hardware支持Description Language)等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用,除了可以使用Tcl脚本完成设计流程外,提供了完善的用户图形界面设计方式。具有运行速度快,界面统一,功能集中,易学易用等特点。 Quartus II支持Altera的IP核,包含了LPM/MegaFunction宏功能模块库,使用户可以充分利用成熟的模块,简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 上面是Quartus II的官方介绍,通俗地说,Quartus将verilog或VHDL描述的代码,变成电路,然后加载到FPGA芯片上运行。在工具中,你可以改变管脚的位置、电路的布局,按需求优化电路等。 Quartus II是Altera公司的,仅适合用于Altera的芯片。如果是Xilinx芯片,则需要使用ISE或Vivado。 本书所有的讲解和例程都是基于Altera芯片,综合工具则使用Quartus II 9.2版本。需要强调的是,无论是Altera还是Xilinx,其FPGA设计方法和设计思想都是一样的,这也是最值得我们学习的内容。至于软件工具,Quartus II和ISE非常相似的,无非就是界面不同,只要掌握了一个综合工具,就很容易熟悉另一套工具。   1.2 Quartus II软件安装 如非特别说明,明德扬提供的例程都是基于Quartus II 9.2版本,在此版本上可以直接打开工程,综合后得到可以加载到FPGA上的电路网表。如果您安装了更高版本的Quartus II,则无须再重装Quartus II 9.2版本。但高版本的Quartus II,打开明德扬工程时可能会出现错误,错误的解决办法请看2.3节:Quartus II编译常见问题。   1.2.1 Quartus II软件安装 Quartus II 9.2 网盘下载地址:http://yunpan.cn/Q7cq9eiC78Rge  提取码 8ceb。其支持WIN7、XP等 32位和64位操作系统。 Quartus II与一般的软件的安装过程一样,安装非常简单,在此不再阐述。需要注意的是:安装路径不要包含有空格、中文或特殊字符。   1.2.2 Quartus II软件**        Quartus II安装后还需要**才行使用,在下载软件时,同时会下载明德扬科教**器文件。其**步骤可归纳为: 1.      获取网卡地址 依次输入windows开始菜单+R--输入cmd--输入ipconfig/all 找到本地连接的网卡物理地址并记录,如下图,记录下物理地址00E06F262701。注意,请认准“本地连接”,千万不要选择无线连接。   2.      修改license.dat文件 将license.dat内的“HOSTID=”后面的内容,用刚记下的网卡地址替换,文本中有两处要替换,并将其另存到:quartus安装目录\91sp2\quartus中。   3.      替换bin文件 将文件夹bin复制到目录quartus安装目录\91sp2\quartus\bin,覆盖掉相应的文件;(注意,bin 32的内容拷到bin目录,bin 64的内容拷到bin64目录,两个都要拷) 4.      运行Quartus II 5.      指定lincese文件 当询问到license时,选择 "Specify valid license file",指定到文件:quartus安装目录\91sp2\quartus\license.dat;或者打开quartus,Tools-License Setup,在弹出窗口中,License file选择quartus安装目录\91sp2\quartus\license.dat。 取消勾选:Use LM_LICENSE_FILE variable。 如下图所示设置,按OK完成设置。 6.      检查**是否成功 Ø  打开Quartus II软件后,如果没有关于license的对话框,则说明初步**成功。 Ø  下载明德扬提供的FPGA工程,下载地http://www.mdy-edu.com/bbs/forum.php?mod=viewthreadtid=4 下载到电脑后解压,注意工程路径不要有空格、中文或者特殊字符,直接用Quartus II打开qpf格式的工程,Processing-Start Compilation,开始对工程进行编译,如果Quartus II此窗口没有错误提示,则说明**成功。 注意,如果上面窗口有错误提示,则说明**有问题,请检查步骤1~3,特别是网卡物理地址。 以上文章出自明德扬点拨FPGA高手进阶,版权归明德扬所有,如需转载,请注明明德扬,谢谢!
  • 热度 2
    2012-2-23 21:15
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    Quarturs日记   学电子哪能不会使用Multisim ,哪能不会听说过Quartus,哪能没有见过protel,当然,从硬件的角度来说,这些都是配套的软件,相对的硬件就不细说了,但是对软件的正确使用也正体现着你对硬件的详细和深刻的了解。   作为CPLD设计中的verilog文件编写和波形测试仿真的重要工具,Quartus一直是被推荐和好评的,当然,就电子来说,还有更多的软件可以让你花时间去探究,但是,有一点是不变的,如果那一天这样的牛逼的软件是出自中国程序员或是硬件工程师之手那就好了!当然,毋庸置疑的是,如果中国的版权保护环境能够更为的好一些以后,相信这些智力成果惠涌现出来的。   好了,闲言碎语不用讲,讲一讲我们的饿Quartus软件的使用方法,在此,我们依然着重于目的的实现,当我们写了一段控制CPLD运行的verilog语言程序,该如果验证它的正确与否呢?一个就是你拥有足够的编程经验,这个自不用说,一看就能改正出错误,但是在那种情况下你不可能纠结于频率计该如何去正确精确的设计。再者就是你手头随时有一台可供差遣的CPLD,光有这个还不够,你还得有一台电脑,还得有一个烧录软件,一个USB接口,有点小麻烦。   那么,还有一个方法,就是仿真了,虽说仿真这件事并不是很能靠得住,但是对于一些比较简单的应用,相信还是可以做出一些有益的判断来的,所以说,这些专业性的软件在我们的学习中又有着很大的作用。   首先下载软件,这个就不讲了,然后你需要打开软件,我的是网络版本,当然不联网也可以用的,首先一步,输入需要验证的verilog文件,选择工具栏(左上方)的file(文件),点开后选择新建文件, 图1 在弹出的对话框中选择新建Verilog HDL file,然后您就可以在空白页面中输入你的一定格式的verilog代码了,输完以后,我们需要首先编译,也就是变成一系列的网标和符号,你的代码硬件电路时不会认出来的,也就是说,你所写的代码如果直接给CPLD他是不会懂的,就像你所写的C语言程序直接交给没有编译器的计算机是没法执行的,但是,编译器也不是啥难以理解的事情,他所完成的,就是一个转换的过程,而我们不需要去太关心这个工作的完成,但是,在优化的时候,你的汇编的知识可以回起到一些作用,不扯了。。。   好了,该如何编译呢? 图2 看到了Compile Design了吗?就是他,直接双击它,所有的编译工作会自动开始进行,如果你的界面上没有这个东西,那么一定是你对原来的默认的界面做了某种改变, 图3 好吧,你可以在view标签下的Utility Windows中找到你想要打开的窗口,其实就是Tasks,好了,编译完成,如果没有成功即: 图4 那么你就需要检查一下具体是啥问题了,这个在错误窗口中都有显示,这个就要看你的了,总之,最后你得编译成功,有警告没有关系,注意我们的目的:达到仿真的效果。   继续,现在你已经有了可以用来仿真的正确代码了,当然,这个正确是语法上的没有大的错误,至于功能是否被实现,那么还要看波形仿真的结果,好了,我们还需要新建一个波形文件,用来显示我们需要的波形的效果, 图5 新建后你可以输入波形了,别急,这步很重要,咱们慢慢来, 图6 在这里插入我们需要观察和赋值的端点,你可以在上面的图中看到,在弹出的对话框中直接选Node Finder,然后你会看到一个更大的对话框,好了,在这里我们需要选择需要的端点, 图7 在Filter中选中all 的选项,和上图中类似,然后点击右边的List按钮,现在你在左下方可以看到所有的的端点, 图8 选择你需要的添加到右边 图9也就是点击””符号,可以添加多个端点,这个依你自己的情况而定,ok以后,你就离成功不远了! 图10 在Edit标签中选中End Time,也就是设定仿真结束的时间,切记:与Multisim有相似之处,这里的仿真时间不可以很长,你不要认为一分钟不算长,对于软件的仿真来说,这个已经很长了!所以你还是把时间压到ns为好,比如180ns,我们需要的只是功能及作用上的验证,要真正做去拿着你的CPLD板子去做!   在这里我们首先是功能仿真,至于另外的时序仿真是啥,相信你懂的,如果不懂就去百度吧!   之后需要编辑一下输入端口的波形,这个你也应该懂,不然也去百度一下吧, 图15 主要就是编辑像clk之类的输入,好了,主要就是像上图所示的一些应用,主要是方便,你也可以一个一个自己画,具体可以百度。   好了,还有一个功能的网表要生成,这个前面提到过,这里是具体的生成, 图11 点击上图Processing标签中的Generate…….,然后你就等个几秒钟,等完成了,你还有最后的几步需要做,首先是对仿真时间上设定, 图12 选择Assignment标签中的Time Analysis Settings,然后你需要在对话框中做出一些选择 图13 具体的你应该懂了吧,看上图就知道了。   好了,现在期待奇迹的一刻了, 图14现在点击最上面右边的start Simulation,也就是三角形的蓝色的那个,你登上几秒钟,然后你的波形就出来了。 当然有个前提,你需要在这之前编辑好你的输入的端口的波形,就是像clk之类的信号。   剩下的分析你就可以知道你的代码是否是正确的了,祝你成功!如果有问题,可以联系我,qq:970435817,,大家一起交流!  
  • 热度 1
    2011-5-9 18:06
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      Quartus II中集成的SignalTap II在一些高端应用中,尤其是逻辑资源(主要是余量)充足的应用中是非常不错的调试手段。而对于一些逻辑资源或者存储资源余量不多的应用中,这种调试方法则显得毫无意义。话说“鱼和熊掌不可兼得”,在Quartus II中所能够支持的在线调试手段中,例如In-system Sources and Probes、Logic Analyzer和SignalTap II,乃至Virtual JTAG,唯有SignalTap II的性能是最好的,对于高速应用的调试是最有帮助的。但与此对应的是,使用SignalTap II需要FPGA器件本身付出比较高的资源消耗。     尽管如此,SignalTap II还是很受高端FPGA应用群体的亲睐。虽然特权同学项目应用中使用的多是中低端的器件,但最近的项目上采集的一组控制信号受限与单机示波器的带宽和存储深度,很难准确的摸透信号的脾性。因此只能借助于某个现成的FPGA模块,在Quartus II中搭建一个SignalTap II可访问工程,并将待采集的信号连接到采集模块的可用IO管脚上,在这个简单的“逻辑分析仪”中,一定要连接上采集和被采集模块的地线。     关于SignalTap II的使用方法,不是本文谈论的焦点,建议大家去消化《Quartus II Handbook.pdf》的Chapter 15: Design Debugging Using the SignalTap II Embedded Logic Analyzer。     通常示波器都有一个采样频率,说白了就是示波器根据这个采样时钟每隔固定时间去读取当前接口信号的电平。这个采样频率越高,那么相对而言就能够更准确的还原信号的真实波形。那么对于SignalTap II这个“虚拟”逻辑分析仪而言,它的采样时钟是谁?如何设置呢?很简单,如图1所示,设置好这个Clock就可以了。这个Clock可以是FPGA外部输入时钟,也可以是经过PLL分频或倍频后的时钟。有了PLL的帮助,这个采样频率就可以被设置的“游刃有余”了。   图1     关于存储深度,图1的Data选项中也可以进行设置。触发条件、触发模式等等设置SignalTap II中都有很灵活的支持。用户可以根据自己的需要灵活的调整。具体的使用方法都可以在软件的handbook中找到。图2和图3是特权同学的一个“虚拟”逻辑分析仪应用和采集信号的分析,发现这个“虚拟”逻辑分析仪还是蛮实用的,至少能够在没有先进调试设备和更好调试手段的情况下帮助信号的分析。   图2 图3     FPGA器件在嵌入式开发中真的是非常实用,哪怕你不用它去做项目做产品,只要掌握了它的设计精髓,也许它一不小心就能够成为你的开发设计过程中的一个“小助手”,大大加速产品问题定位和开发进度。
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    介绍了等精度频率测量方法的原理及误差分析,利用基于FPGA的SoPC技术在QuartusⅡ5.0环境下用VHDL语言实现了等精度频率计的软核IPCore设计,并在相应的开发平台上作了验证.。送厶煎这蓝!!型!!!!竺型型基于FPGA的等精度频率计lPCore设计廖艳,陈利学,赖春红,叶顶胜(西南石油大学,四川成都610500)摘要:介绍了等精度频率测量方法的原理及误差分析,利用基于FPGA的SOPC技术在Quar£u9Ⅱ5.O环境下用VHDL语言实现了等精度频率计的软核IPCore设计,并在相应的开发平台上作丁验证。关键词:FPGAs0PC等精度IPcoIeTheIPcoredesiglloffrequencymeterforequalprecisionbasedonFPGAUAOYan,CHEN“Xue,LAICh吼H0ng,YEDi“gSh曲g……
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    时间: 2019-12-25 15:45
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    quartus一个完整的设计例子.pdf……
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