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QPP（Quartus Prime Pro）版本为22.4，开发中，打开Chip Planner，发现其Editing mode里的ECO - “器件型号”选项是灰色的，入下图所示： 所以打开Chip Planner的时候，默认的Editing mode就是“Assignment- 器件型号。下来框里面倒是可以找到ECO选项，但是已经是灰色，无法进行选择。而且，此时进入资源属性界面的时候，也没法进行ECO改动。 在Quartus 13.0版本的时候，我们在打开Chip Planner的时候，Editing mode里上述两个选项都是激活，可以随时更换，如下图所示： 在Chip Planner里双击某个ALM（或LUT）进入资源属性窗口，选择查找表的combinational端口，然后单击鼠标右键，弹出的窗口里已经少了很多项目，入下图所示： 而如果在Quartus13.0等老版本中，进行相同的操作，我们可以看到更多的选项，如下图所示： 比较上述两个操作图，可以看出QPP似乎隐藏或者已经关闭了ECO功能。或者是需要其它方式来打开ECO功能，目前还不知道到底是属于哪种情况。 在Chip Planner窗口菜单View里可以进一步确认QPP于老版本Quartus的差异，如下图为QPP的Chip Planner的View菜单项： 而我们打开Quartus13.0里对应相同的菜单项，则如下图所示： 对比二者，可以发现QPP里该菜单里总共有29个菜单项，而老版本里该菜单里总共有34个菜单项。我们发现与ECO相关的菜单项”Change Manger“更改管理已经在QPP里找不到了。 ######################################################################################### 这几天翻了些资料，发现ECO在QPP里不是被隐藏了，而是只有部分高端器件才支持此功能，非全系支持。如下图所示

在直接使用ALTERA基础单元的时候，经常遇到编译器会对这些基础单元采取综合优化手段。用户如何使编译软件不采取此手段呢？就是在代码输入的时候，给相关的信号、变量等赋予综合属性。使用Quartus软件很容易为代码添加相应的综合属性，具体办法就是打开对应的HDL源文件，然后在软件的Edit菜单下找到“Insert Templates”菜单项（即菜单命令）会弹出该命令窗口，如下图所示，用户可以选取对应的综合属性添加，这些属性都有现成的模板。 添加上述综合属性的目的，就是解决下述问题： Warning(14284): Synthesized away the following node(s): Warning(14285): Synthesized away the following node(s) of type LCELL buffer: Warning(14320): Synthesized away node "inst18" Warning(14320): Synthesized away node "inst19" Warning(14320): Synthesized away node "inst3|u_TDL_CC_Top|a_sig " Warning(14320): Synthesized away node "inst3|u_TDL_CC_Top|a_sig " ........................................................................................................................................ Intel官网也有对应保留信号用于测试、调试用的综合属性说明：https://www.intel.com/content/www/us/en/docs/programmable/683236/21-4/preserving-signals-for-monitoring-and.html

排版有问题的话看这里 ModelSim相关问题点击这个链接 DSP Builder相关问题点击这个链接 安装破解 quartus prime 18 破解 (http://bbs.eetop.cn/viewthread.php?tid=702705) 这个人还有一系列其他的破解软件，可以打开 他的空间 看看(http://www.eetop.cn/blog/2901/mode-corpus.html) can't find design entity 在新建工程后，点击工程文件发现居然说无法打开？？？ 网上查说没破解成功，在我重新破解一次后发现不是这个问题。 还好我有谷歌，还是让我找到了解决方案 说是需要自己手动创建design entity，下面是具体解决方案 解决方案 在使用Project Wizard创建好工程后，你以为就创建好工程了？ 双击“myFPGAgizmo”编辑代码，会弹出一个不太直观的错误： Can't find design entity "myFPGAgizmo". 大概会像下图这样 你需要自己手动的添加一个新的DESIGN ENTITY File - New - Verilog HDL File: 新建文件一开始不能自己命名，要保存时才能命名，这点和Visual Studio很像 要注意一下： module的名字要和"top level"文件名相同，而且要注意大小写，否则的话，就会报错 Top level design entity "myFPGAgizmo" is undefined 测试代码如下： module myFPGAgizmo (x1, x2, f); input x1, x2; output f; assign f = (x1 & ~x2)|(~x1 & x2); endmodule Critical Warning: Synopsys Design Constraints File file not found: 'xxx.sdc'. A Synopsys Design Constraints File is required by the Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. 这是缺少了SDC文件，SDC文件在我看来是用来约束时序，配置时钟的。 学过数电我们都知道，时序电路的时钟是非常关键的，如果没有配置时钟的话，Quartus默认会配置1GHz时钟，这很显然是没法工作的。 Synopsys Design Constraints File。配置好SDC文件保存时要注意，文件名字要和顶层文件名相同。 相关的SDC文件的设置参考 (https://www.altera.com/documentation/psq1513989797346.html#mwh1412203473349) 一个简单的SDC例子如下： create_clock -period 20.00 -name adc_clk derive_pll_clocks derive_clock_uncertainty Error (xxx): Logic function of type xxx and instance "inst" is already defined as a signal name or another logic function 这是因为名字重复了。如下图，我一开始没有注意到，有的symbol是由名字的，刚创建出来的时候都是一样的，一编译就会出错，修改后就好了。 Can’t launch the ModelSim-Altera software… 运行ModelSim仿真时发现无法打开仿真 这是因为没有设置ModelSim的位置导致的， Options.. 然后设置好你的ModelSim路径 保存好后运行测试成功

Quarturs日记   学电子哪能不会使用Multisim ,哪能不会听说过Quartus,哪能没有见过protel,当然，从硬件的角度来说，这些都是配套的软件，相对的硬件就不细说了，但是对软件的正确使用也正体现着你对硬件的详细和深刻的了解。   作为CPLD设计中的verilog文件编写和波形测试仿真的重要工具，Quartus一直是被推荐和好评的，当然，就电子来说，还有更多的软件可以让你花时间去探究，但是，有一点是不变的，如果那一天这样的牛逼的软件是出自中国程序员或是硬件工程师之手那就好了！当然，毋庸置疑的是，如果中国的版权保护环境能够更为的好一些以后，相信这些智力成果惠涌现出来的。   好了，闲言碎语不用讲，讲一讲我们的饿Quartus软件的使用方法，在此，我们依然着重于目的的实现，当我们写了一段控制CPLD运行的verilog语言程序，该如果验证它的正确与否呢？一个就是你拥有足够的编程经验，这个自不用说，一看就能改正出错误，但是在那种情况下你不可能纠结于频率计该如何去正确精确的设计。再者就是你手头随时有一台可供差遣的CPLD，光有这个还不够，你还得有一台电脑，还得有一个烧录软件，一个USB接口，有点小麻烦。   那么，还有一个方法，就是仿真了，虽说仿真这件事并不是很能靠得住，但是对于一些比较简单的应用，相信还是可以做出一些有益的判断来的，所以说，这些专业性的软件在我们的学习中又有着很大的作用。   首先下载软件，这个就不讲了，然后你需要打开软件，我的是网络版本，当然不联网也可以用的，首先一步，输入需要验证的verilog文件，选择工具栏（左上方）的file（文件），点开后选择新建文件， 图1 在弹出的对话框中选择新建Verilog HDL file,然后您就可以在空白页面中输入你的一定格式的verilog代码了，输完以后，我们需要首先编译，也就是变成一系列的网标和符号，你的代码硬件电路时不会认出来的，也就是说，你所写的代码如果直接给CPLD他是不会懂的，就像你所写的C语言程序直接交给没有编译器的计算机是没法执行的，但是，编译器也不是啥难以理解的事情，他所完成的，就是一个转换的过程，而我们不需要去太关心这个工作的完成，但是，在优化的时候，你的汇编的知识可以回起到一些作用，不扯了。。。   好了，该如何编译呢？ 图2 看到了Compile Design了吗？就是他，直接双击它，所有的编译工作会自动开始进行，如果你的界面上没有这个东西，那么一定是你对原来的默认的界面做了某种改变， 图3 好吧，你可以在view标签下的Utility Windows中找到你想要打开的窗口，其实就是Tasks，好了，编译完成，如果没有成功即： 图4 那么你就需要检查一下具体是啥问题了，这个在错误窗口中都有显示，这个就要看你的了，总之，最后你得编译成功，有警告没有关系，注意我们的目的：达到仿真的效果。   继续，现在你已经有了可以用来仿真的正确代码了，当然，这个正确是语法上的没有大的错误，至于功能是否被实现，那么还要看波形仿真的结果，好了，我们还需要新建一个波形文件，用来显示我们需要的波形的效果， 图5 新建后你可以输入波形了，别急，这步很重要，咱们慢慢来， 图6 在这里插入我们需要观察和赋值的端点，你可以在上面的图中看到，在弹出的对话框中直接选Node Finder,然后你会看到一个更大的对话框，好了，在这里我们需要选择需要的端点， 图7 在Filter中选中all 的选项，和上图中类似，然后点击右边的List按钮，现在你在左下方可以看到所有的的端点， 图8 选择你需要的添加到右边 图9也就是点击””符号，可以添加多个端点，这个依你自己的情况而定，ok以后，你就离成功不远了！ 图10 在Edit标签中选中End Time,也就是设定仿真结束的时间，切记：与Multisim有相似之处，这里的仿真时间不可以很长，你不要认为一分钟不算长，对于软件的仿真来说，这个已经很长了！所以你还是把时间压到ns为好，比如180ns,我们需要的只是功能及作用上的验证，要真正做去拿着你的CPLD板子去做！   在这里我们首先是功能仿真，至于另外的时序仿真是啥，相信你懂的，如果不懂就去百度吧！   之后需要编辑一下输入端口的波形，这个你也应该懂，不然也去百度一下吧， 图15 主要就是编辑像clk之类的输入，好了，主要就是像上图所示的一些应用，主要是方便，你也可以一个一个自己画，具体可以百度。   好了，还有一个功能的网表要生成，这个前面提到过，这里是具体的生成， 图11 点击上图Processing标签中的Generate…….，然后你就等个几秒钟，等完成了，你还有最后的几步需要做，首先是对仿真时间上设定， 图12 选择Assignment标签中的Time Analysis Settings,然后你需要在对话框中做出一些选择 图13 具体的你应该懂了吧，看上图就知道了。   好了，现在期待奇迹的一刻了， 图14现在点击最上面右边的start Simulation,也就是三角形的蓝色的那个，你登上几秒钟，然后你的波形就出来了。 当然有个前提，你需要在这之前编辑好你的输入的端口的波形，就是像clk之类的信号。   剩下的分析你就可以知道你的代码是否是正确的了，祝你成功！如果有问题，可以联系我，qq:970435817,，大家一起交流！  

  Quartus II中集成的SignalTap II在一些高端应用中，尤其是逻辑资源（主要是余量）充足的应用中是非常不错的调试手段。而对于一些逻辑资源或者存储资源余量不多的应用中，这种调试方法则显得毫无意义。话说“鱼和熊掌不可兼得”，在Quartus II中所能够支持的在线调试手段中，例如In-system Sources and Probes、Logic Analyzer和SignalTap II，乃至Virtual JTAG，唯有SignalTap II的性能是最好的，对于高速应用的调试是最有帮助的。但与此对应的是，使用SignalTap II需要FPGA器件本身付出比较高的资源消耗。     尽管如此，SignalTap II还是很受高端FPGA应用群体的亲睐。虽然特权同学项目应用中使用的多是中低端的器件，但最近的项目上采集的一组控制信号受限与单机示波器的带宽和存储深度，很难准确的摸透信号的脾性。因此只能借助于某个现成的FPGA模块，在Quartus II中搭建一个SignalTap II可访问工程，并将待采集的信号连接到采集模块的可用IO管脚上，在这个简单的“逻辑分析仪”中，一定要连接上采集和被采集模块的地线。     关于SignalTap II的使用方法，不是本文谈论的焦点，建议大家去消化《Quartus II Handbook.pdf》的Chapter 15: Design Debugging Using the SignalTap II Embedded Logic Analyzer。     通常示波器都有一个采样频率，说白了就是示波器根据这个采样时钟每隔固定时间去读取当前接口信号的电平。这个采样频率越高，那么相对而言就能够更准确的还原信号的真实波形。那么对于SignalTap II这个“虚拟”逻辑分析仪而言，它的采样时钟是谁？如何设置呢？很简单，如图1所示，设置好这个Clock就可以了。这个Clock可以是FPGA外部输入时钟，也可以是经过PLL分频或倍频后的时钟。有了PLL的帮助，这个采样频率就可以被设置的“游刃有余”了。   图1     关于存储深度，图1的Data选项中也可以进行设置。触发条件、触发模式等等设置SignalTap II中都有很灵活的支持。用户可以根据自己的需要灵活的调整。具体的使用方法都可以在软件的handbook中找到。图2和图3是特权同学的一个“虚拟”逻辑分析仪应用和采集信号的分析，发现这个“虚拟”逻辑分析仪还是蛮实用的，至少能够在没有先进调试设备和更好调试手段的情况下帮助信号的分析。   图2 图3     FPGA器件在嵌入式开发中真的是非常实用，哪怕你不用它去做项目做产品，只要掌握了它的设计精髓，也许它一不小心就能够成为你的开发设计过程中的一个“小助手”，大大加速产品问题定位和开发进度。