原创
Quartus Prime Pro如何在代码里插入综合属性
在直接使用ALTERA基础单元的时候,经常遇到编译器会对这些基础单元采取综合优化手段。用户如何使编译软件不采取此手段呢?就是在代码输入的时候,给相关的信号、变量等赋予综合属性。使用Quartus软件很容易为代码添加相应的综合属性,具体办法就是打开对应的HDL源文件,然后在软件的Edit菜单下找到“Insert Templates”菜单项(即菜单命令)会弹出该命令窗口,如下图所示,用户可以选取对应的综合属性添加,这些属性都有现成的模板。

添加上述综合属性的目的,就是解决下述问题:
Warning(14284): Synthesized away the following node(s):
Warning(14285): Synthesized away the following node(s) of type LCELL buffer:
Warning(14320): Synthesized away node "inst18"
Warning(14320): Synthesized away node "inst19"
Warning(14320): Synthesized away node "inst3|u_TDL_CC_Top|a_sig[511]"
Warning(14320): Synthesized away node "inst3|u_TDL_CC_Top|a_sig[510]"
........................................................................................................................................
Intel官网也有对应保留信号用于测试、调试用的综合属性说明:https://www.intel.com/content/www/us/en/docs/programmable/683236/21-4/preserving-signals-for-monitoring-and.html
作者: coyoo, 来源:面包板社区
链接: https://mbb.eet-china.com/blog/uid-me-1010859.html
版权声明:本文为博主原创,未经本人允许,禁止转载!
相关推荐阅读
-
coyoo
2023-09-16 15:07
-
这个位置约束警告是什么意思?
-
Warning(23064): Output pin "s" of module instance "primitive_carry:gen[20].mycarry" is not connected...
-
coyoo
2023-09-14 11:16
-
Cyclone10GX位置约束问题
-
这个问题应该从CycloneV时代就开始存在,主要是因为FPGA逻辑资源中LAB模块的位置定义的XY坐标对应的资源有差异。LAB资源的这种差异体现在纵向坐标,即X列。我们在Assignment Edi...
-
coyoo
2023-09-08 11:21
-
TOF-PET与Non-TOF-PET
-
背景: 基于飞行时间技术(time of flight,tof)的正电子发射断层成像(position emission tomography,pet)与传统的p...
-
coyoo
2023-09-05 16:53
-
相同RO代码在不同次编译情况下实现的结果差异
-
同样的RO代码在不同次编译的情况得到不同的编译结果,看图显示:1. 大部分情况获得48个组合环节点2. 偶尔情况下,获得72个环节点如下图所示,这种情况下比上述多占用一个节点,具体原因待查。...
-
coyoo
2023-09-05 14:50
-
VHDL写的RTL级利用LCELL实现的延时环(记录)
-
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY forced_delay ISGENERIC (N : INTEGER := 20); --number...
文章评论(0条评论)
登录后参与讨论