安装破解
quartus prime 18 破解(http://bbs.eetop.cn/viewthread.php?tid=702705)
这个人还有一系列其他的破解软件，可以打开他的空间看看(http://www.eetop.cn/blog/2901/mode-corpus.html)
can't find design entity
在新建工程后，点击工程文件发现居然说无法打开？？？
网上查说没破解成功，在我重新破解一次后发现不是这个问题。
还好我有谷歌，还是让我找到了解决方案
说是需要自己手动创建design entity，下面是具体解决方案
解决方案
在使用Project Wizard创建好工程后，你以为就创建好工程了？
双击“myFPGAgizmo”编辑代码，会弹出一个不太直观的错误：
Can't find design entity "myFPGAgizmo".
大概会像下图这样
你需要自己手动的添加一个新的DESIGN ENTITY
File - New - Verilog HDL File:
新建文件一开始不能自己命名，要保存时才能命名，这点和Visual Studio很像
要注意一下： module的名字要和"top level"文件名相同，而且要注意大小写，否则的话，就会报错
Top level design entity "myFPGAgizmo" is undefined
测试代码如下：
module myFPGAgizmo (x1, x2, f);
input x1, x2;
output f;
assign f = (x1 & ~x2)|(~x1 & x2);
endmodule
Critical Warning: Synopsys Design Constraints File file not found: 'xxx.sdc'. A Synopsys Design Constraints File is required by the Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
这是缺少了SDC文件，SDC文件在我看来是用来约束时序，配置时钟的。
学过数电我们都知道，时序电路的时钟是非常关键的，如果没有配置时钟的话，Quartus默认会配置1GHz时钟，这很显然是没法工作的。
解决方法就是File->New，然后的弹出窗口中选择Other Files->Synopsys Design Constraints File。配置好SDC文件保存时要注意，文件名字要和顶层文件名相同。
相关的SDC文件的设置参考[Timing Analyzer User Guide](https://www.altera.com/documentation/psq1513989797346.html#mwh1412203473349)
一个简单的SDC例子如下：
create_clock -period 20.00 -name adc_clk [get_ports adc_clk]
derive_pll_clocks
derive_clock_uncertainty
Error (xxx): Logic function of type xxx and instance "inst" is already defined as a signal name or another logic function
这是因为名字重复了。如下图，我一开始没有注意到，有的symbol是由名字的，刚创建出来的时候都是一样的，一编译就会出错，修改后就好了。
运行ModelSim仿真时发现无法打开仿真
这是因为没有设置ModelSim的位置导致的，Tools->Options..
然后设置好你的ModelSim路径
保存好后运行测试成功
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