标签: 锁相环

　　传统的数字锁相环设计在结构上希望通过采用具有低通特性的环路滤波，从而获得稳定的振荡控制数据。但是，在基于数字逻辑电路设计的数字锁相环系统中，利用逻辑算法实现低通滤波是比较困难的。于是，出现了一些脉冲序列低通滤波计数电路，其中最为常见的是“N先于M”环路滤波器。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，所以无法采用系统传递函数分析方法确定锁相环中的设计参数，以及进一步分析锁相性能。在设计方法上多采用VHDL语言或者Verilog HDL语言编程完成系统设计，并利用EDA软件对系统进行时序仿真，以验证设计的正确性。该种设计方法就要求设计者对FPGA硬件有一定的了解，并且具有扎实的硬件描述语言编程基础。 　　本文采用一种基于比例积分(PI)控制算法的环路滤波器应用于带宽自适应的全数字锁相环，建立了该锁相环的数学模型，并分析该锁相环的各项性能指标和设计参数之间的关系。利用DSP Builder直接对得到的锁相环数学模型在Matlab／Simulink环境下进行系统级的建模，并进行计算机仿真，同时将建立的模型文件转换成VHDL程序代码，在QuartusⅡ软件中进行仿真验证，并用FPGA予以实现。 　　 1 带宽自适应全数字锁相环的理论分析 　　1．1 基于PI控制的模拟锁相环的理论分析 　　锁相回路是一个负反馈系统，主要由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三个部分组成。鉴相器的作用是计算输入信号和输出信号的之间的相位误差。环路滤波器的主要作用是抑制噪声及高频分量，并且控制着环路相位校正的速度与精度。为了能够提高锁相系统的性能，本文采用基于PI控制算法的一阶低通滤波器，即将鉴相模块鉴别出的相位误差大小乘以一定的比例系数而产生一个比例控制参数，同时对相位误差大小进行积分，并在积分系数的调节下产生一个积分控制参数，最终取比例和积分控制参数的和作为该环节的控制参数。压控振荡器的作用就是利用输入的电压值控制输出信号的频率。设压控振荡器的输入信号为V0(t)，输出信号的频率为ω0+KV0(t)，则输出信号的相位： 　　式中： ，则压控振荡器的传递函数为：HVCO(s)=θf(s)／V0(t)=K／s，可以看出压控振荡器相当于一个固有积分环节。在该设计中取压控振荡器的增益K=1，则通过以上的分析可得基于PI控制算法的模拟锁相环结构框图如图1所示。 　　由图1可以得出，该锁相回路的闭环传递函数为： 　　不难看出该系统是一个典型的二阶系统，那么二阶模拟锁相环的闭环传递函数可表示为： 　　式中：Kp和Kl分别为比例系数和积分系数，取 为系统的自然频率；ζ为系统的阻尼系数。 　　 1．2 带宽自适应全数字锁相环的理论分析 　　对上述模拟锁相环的s域传递函数进行离散化处理，采用脉冲响应不变法即可得到全数字锁相环回路的闭环传递函数为： 　　于是可以得到基于参数K1和K2的全数字锁相环的结构图如图2所示。 　　分析式(5)中得到的两个参数K1和K2，若式中c和ζ为常数，则参数K1和K2的变化只与输入信号频率ωref的变化有关，因此，得到的全数字锁相环模型具有自适应的特性，这是传统的全数字锁相环不具有的新特点。 　　 2 带宽自适应全数字锁相环的DSP Builder建模 　　2．1 DSP Builder介绍 　　由于FPGA广泛应用，使得EDA软件QuartusⅡ在很多领域中显得尤为重要，目前全数字锁相环的设计多是通过EDA技术完成，使用FPGA予以实现。这就需要设计者对FPGA硬件电路及硬件描述语言VHDL或者Verilog HDL非常熟悉；同时，由于在QuartusⅡ环境下使用硬件描述语言进行编程设计系统模块时相当繁琐。而Matlab在搭建系统的数学模型方面功能强大，具有专门的建模仿真工具Simulink，可以进行图形化的建模仿真。但是Matlab本身不支持硬件电路，只能完成单纯的数学模型的建模、仿真。如果把两者的优势结合起来，使二者扬长避短，则可以使复杂的电子系统的设计变得相当容易且直观。 　　DSP Builder是Altera公司推出的一个面向DSP开发的系统工具。它是作为Matlab的一个Simulink工具箱出现的，可以在atlab／Simulink环境下进行图形化建模仿真。DSP Builder中的模块是以算法级的描述给出的，易于用户从系统或者算法级进行建模，甚至不需要十分了解FPGA本身和硬件描述语言。在DSPBuilder的模块库中还提供Matlab和QuartusⅡ的接口模块Signal Compiler，利用该模块可以方便地把在Ma-tlab／Simulink环境下建立的算法或者系统级模型转化为FPGA可编译的后缀为．vhd的VHDL语言程序。在QuartusⅡ中打开工程文件，可以对生成的程序进行编译、时序仿真，完成后可以结合FPGA开发板的引脚情况锁定引脚，经过编译、适配后即可下载到FPGA开发板上完成硬件测试和硬件实现。 　　 2．2 带宽自适应全数字锁相环的DSP Builder建模 　　该设计方法就是在Matlab／Simulink环境下借助DSP Builder简单、方便快速地建立上述分析得到的全数字锁相环的数学模型，各个模块建模方框图如图3所示。按照以上各个模块方框图连接，构成整个系统模型，并加入系统时钟Clock模块和Signal Compiler模块，即完成整个系统的。DSP Builder建模。其中输入信号K1和K2是由式(5)计算得到，用6位无符号整数表示，K1和K2可以随着输入信号Phi_ref频率的变化而自适应的做出调整；Phi_ref和Phi_out分别为环路的输入和输出信号，都采用1位无符号的整数表示。 　　 3 带宽自适应全数字锁相环的软件仿真和FPGA实现 　　3．1 带宽自适应全数字锁相环的软件仿真 　　在图3建立的模型基础上，该设计首先对带宽自适应全数字锁相环进行了软件仿真，主要包括Matlab／Simulink仿真和QuartusⅡ时序仿真。其中系统的各个参数为：阻尼系数ζ=O．707，系统时钟周期Tclk=1／fs，采样频率fs=250 MHz。图4为输入信号Phi_ref取不同频率时的Matlab／Simulink仿真波形。 　　使用DSP Builder库中的Signal Compiler模块将图3建立的全数字锁相环模型转化为VHDL语言代码。该设计通过QuartusⅡ软件完成带宽自适应全数字锁相环的整体时序仿真。图5为输入信号Phi_ref由20 MHz跳变到5 MHz时的时序仿真图；图6为输入信号Phi_ref由31 MHz跳变到62 MHz时的时序仿真图。通过对所设计的全数字锁相环的Matlab／Simu-link仿真和QuartusⅡ时序仿真可以看出：该系统能够实现锁频的功能；同时该系统具有自适应的特性，在输入信号很大变化范围内都具有良好的性能；最后该系统对频率发生阶跃跳变的输入信号亦具有很好的跟踪性能。 　 　3．2 FPGA实现及硬件测试 　　由于Signal Compiler模块可以自动地将DSPbuilder建立的模型文件转化为QuartusⅡ环境下的工程文件，因此，该设计在完成软件仿真后结合FPGA试验箱，在生成的工程下进行引脚的锁定、编译适配下载到FPGA芯片，实现所设计的带宽自适应全数字锁相环，并完成硬件测试。在硬件测试中需要用到信号发生器和示波器，信号发生器用来产生锁相环的输入测试信号，示波器用来观测锁相环的输入／输出波形。图7为输入信号Phi_ref取不同频率时的实测波形。 　　以上的软件仿真与硬件测试都表明，设计的带宽自适应全数字锁相环系统能过实现锁频的功能，设计是成功可行的。 　　 4 结语 　　本文使用DSP Builder建立系统模型完成全数字锁相环设计，理论分析和仿真结果基本一致。从以上设计过程可以看出：基于DSP Buil-der完成全数字锁相环设计的方法，使得设计者可以利用Simulink快捷灵活的建模仿真功能和Matlab强大的数据分析能力进行FPGA系统级的建模仿真，并使得设计者从编写VHDL或者Verilog HDL等代码语言的繁琐工作中解放出来，而专注于在Matlab／Simulink下搭建系统模型的工作上，缩短了设计周期，提高了设计的灵活性。

“锁相环”(PLL)是现代通信系统的基本构建模块。PLL通常用在无线电接收机或发射机中，主要提供“本振”(LO)功能；也可用于时钟信号分配和降噪，而且越来越多地用作高采样速率模数(A/D)转换的时 钟 源。 随着集成电路加工**能器件的尺寸缩小，器件电源电压也呈下降趋势，包括PLL和其它混合信号功能所用的电源。然而，PLL的关键元件——“压控振荡器”(VCO)的实用技术要求并未随之大幅降低。许多高性能VCO设计仍然采用分立电路来实施，可能要求高达30 V的电源电压。这就给当今的PLL或RF系统设计师提出了挑战：低压PLL IC如何与高压VCO实现接口。电平转换接口通常利用有源滤波电路来实施，这将在下文讨论。 本文将分析说明PLL的基本原理，考察采用高压VCO的PLL设计的当前技术水平，讨论典型架构的利弊，并介绍高压VCO的一些替代方案。 PLL基本原理 锁相环（图1）是一个反馈系统，其中相位比较器或鉴相器驱动反馈环路中的VCO，使振荡器频率（或相位）精确跟踪所施加的参考频率。通常需要用滤波电路，对正/负误差信号求积分并使之平坦，以及提高环路稳定性。反馈路径中常包含分频器，使输出频率（VCO的范围内）为参考频率的倍数。分频器的频率倍数N可以是整数，也可以是小数，PLL相应地称为“整数N分频PLL”或“小数N分频PLL”。 图1. 基本锁相环 PLL是负反馈控制环路，因此达到均衡时，频率误差信号必须为零，以便在VCO输出端产生精确且稳定的频率N × FREF。 PLL有多种实施方法，根据所需频率范围、噪声和杂散性能以及物理尺寸，可以采用全数字式、全模拟式或混合电路。目前，高频（或RF）PLL的常用架构既含有全数字式模块，如反馈分频器和鉴相器等，也含有高精度模拟电路，如电荷泵和VCO等。混合信号PLL的主要特点包括： 参考频率：稳定、精确的基准频率，RF输出将锁相于该频率；通常源于晶振或温度控制晶体振荡器(TCXO)。 鉴频鉴相器(PFD)：从参考信号和反馈信号中产生相位误差信号。 电荷泵：将误差信号转换为与相位误差成比例的正/负电流脉冲串。 环路滤波器：对来自电荷泵的电流脉冲求积分，向VCO调谐端口提供干净的电压。 VCO：根据调谐端口上的电压(Vtune)，输出一个频率。VCO具有增益KV，用MHz/V表示。VCO输出频率与输入控制电压的基本关系表达式为fo = fc + Kv (Vtune)，其中fc为VCO偏移频率。 N分频器：将输出频率倍除为PFD或参考频率。可以简单地采用整数倍除，也可以采用小数倍除（小数N分频器），采用后者的越来越多。小数分频器的实施很简单，只需切换整数分频器的除数便可获得小数平均值（例如，要获得平均值4.25，可以计数到4三次并计数到5一次；这样就计数了17个脉冲，并生成了4个脉冲，因此频率比为17/4 = 4.25）。实践中，借助高分辨率噪声整形转换器所用的技术可以实现更好的效果。因此，小数方法通常采用Σ-Δ结构实施，它具有杂散频率少的优势。 图2显示了当前器件的高度集成电路示例，这是集成VCO的小数N分频PLL IC  ADF4350宽带频率合成器的框图，其输出频率范围为137.5 MHz至4400 MHz。（集成VCO的宽带宽PLL部分简要描述了其功能。） 图2. ADF4350 PLL频率合成器框图 限制PLL性能的主要特性有相位噪声、杂散频率和锁定时间。 相位噪声：相当于时域中的抖动，相位噪声是振荡器或PLL噪声在频域中的表现。它是PLL中各器件所贡献噪声的均方根和。基于电荷泵的PLL可以抑制环路滤波器带宽内的VCO噪声。在环路带宽之外，VCO噪声占主导地位。 杂散：杂散频率由电荷泵定期更新VCO调谐电压而引起，并以与载波相差PFD频率的偏移频率出现。在小数N分频PLL中，小数分频器操作也会引起杂散。 锁定时间：从一个频率变为另一个频率或响应瞬时偏移时，PLL的相位或频率返回锁定范围所需的时间。它以频率或相位建立性能来确定，其作为特性的重要程度视应用而定。 为什么VCO仍然用高压？ 高性能VCO是最后几种不为硅集成潮流所动的电子器件之一。仅几年前，手机所用的VCO才完全集成到手机无线电芯片组中。但是，在蜂窝基站、微波点对点系统、军用和航空航天产品以及其它高性能应用中，基于硅的VCO则能力有限，仍然需要采用分立方式来实施VCO。原因如下： 大多数商用分立VCO采用容值可变的变容二极管，作为LC振荡电路的可调谐元件。改变二极管的电压会改变其电容，从而改变振荡电路的谐振频率。 变容二极管的任何电压噪声都会被VCO增益KV（用MHz/V表示）放大，并转换为相位噪声。要使VCO相位噪声保持最小，KV必须尽可能小，但为了实现合理的宽调谐范围，KV必须较大。因此，对于要求低相位噪声和宽调谐范围的应用，VCO制造商通常会设计低增益、输入电压范围较大的振荡器，以满足这些相互矛盾的要求。 窄带VCO的典型电压调谐范围为0.5 V至4.5 V，宽带VCO通常为1 V至14 V，某些情况下可以宽达1 V至28 V。 同轴谐振器振荡器(CRO)是另一种特殊类型VCO，利用极低增益和宽输入调谐电压来实现超低相位噪声，通常用于窄带专用移动无线电和陆地移动无线电应用。 与高压VCO接口 大多数商用PLL频率合成器IC提供电荷泵输出，其上限约为5.5 V；当环路滤波器仅使用无源器件时，VCO要求较高的调谐电压，该输出不足以直接驱动VCO。为了达到较高的调谐电压，必须利用运算放大器电路实施有源环路滤波器拓扑结构。 实现这种结构的最简单方法是在无源环路滤波器之后添加一个增益级。虽然易于设计，但这种方法有几个缺点：反相运算放大器配置具有低输入阻抗，会使无源环路滤波器承受负载，从而改变环路动态特性；同相配置具有足够高的输入阻抗，不会使滤波器承受负载，但有源滤波器增益会放大运算放大器的任何噪声，从而无法受益于前置无源环路滤波器的滤波功能。更好的拓扑结构是将增益级与滤波器集成于单一有源滤波器模块中。建议采用前置滤波，避免来自电荷泵的极短电流脉冲过驱放大器，否则这可能会限制输入电压额定值。 图3显示建议有源滤波器拓扑结构的两个示例，其中前置滤波分别使用反相和同相增益。请注意，这些放大器电路是真时间积分器，可强迫PLL环路在输入端保持零误差。环路之外，所示拓扑结构可能会漂移至供电轨 a. 反相拓扑结构 b. 同相拓扑结构 图3. 采用前置滤波的有源滤波器 反相拓扑结构的优势是可以将电荷泵输出偏置在固定电压，通常为电荷泵电压的一半(VP/2)，此时对杂散性能最有利。注意应提供干净的偏置电压，最好是来源于ADP150等专用低噪声线性稳压器，并在尽可能靠近运算放大器输入引脚处充分去耦。分压器网络所用的电阻值应尽可能小，以便降低噪声。使用反相拓扑结构时，必须确保PLL IC允许PFD极性反转；如有必要，应抵消运算放大器的反转，以正确的极性驱动VCO。ADF4xxx系列就具有这种特性。 同相环路滤波器配置不需要专用偏置，因此这种解决方案可能更紧凑。此时，电荷泵电压不是偏置在固定电平，而是在其工作电压范围内变化。因此，采用此类滤波器时，使用具有轨到轨输入的运算放大器更为关键。（下一节将说明输入电压范围要求。） 选择运算放大器 运算放大器的选择对于最大限度地发挥有源滤波器的潜能至关重要。除带宽外，需要考虑的主要性能规格有： 噪声电压密度，用nV/√Hz表示 电流噪声，用pA/√Hz表示 输入偏置电流 共模电压范围 滤波器输出直接影响所产生的频率和相位；因此，运算放大器的噪声电压密度可以显示有源滤波器将增加多少相位噪声。放大器噪声在PLL环路带宽内和带外均会产生影响，在环路滤波器的转折频率处最为显著，具有高噪声电压密度的放大器尤其突出。因此，放大器噪声必须保持较低水平，才能完成放大器和高压VCO的使命，提供较低的相位噪声。10 nV/√Hz以下是一个不错的设计目标。与误差电流脉冲相比，电流噪声一般非常小，因此其影响往往比电压噪声小得多。 相对于PFD输出电流，如果运算放大器具有较为明显的输入偏置电流，则可能会导致PLL输出频谱上出现较大的杂散。为使VCO调谐电压保持恒定且PLL保持锁定，电荷泵必须补偿每个PFD周期中运算放大器输入端所耗用的偏置电流。这就会在PFD频率调制VTUNE电压，并在载波周围引起杂散，其偏移等于PFD频率。输入偏置电流越高，对VTUNE电压的调制越大，杂散幅度越高。 共模电压范围或输入电压范围(IVR)是运算放大器的另一个重要特性，但常被忽视，导致终端设计发生严重问题。IVR决定输入引脚上最大/最小信号与正/负供电轨之间所需的间隙。 对于采用±15 V电源供电的早期运算放大器，典型IVR为±12 V。后来加入了缓慢的横向PNP输入级，使得IVR可以包括负供电轨，从而提供单电源工作能力。虽然任何运算放大器均能采用地和正电源供电，但必须注意输入与供电轨的间距。 例如，颇受欢迎的OP27采用±15 V电源时，IVR为±12.3 V。这意味着，输入电压至少需要与正负供电轨相差±2.7 V。对于单电源供电、宽输入摆幅应用，范围低端的这种限制将使该放大器缺乏吸引力。如果使用双电源设计方案，则运算放大器的选择范围广得多（而且可轻松解决输入偏置问题）。如果必须采用单电源设计，请使用具有轨到轨输入摆幅的运算放大器（但其中许多放大器可能具有较高的噪声电压特性）。因此，为获得最佳效果，运算放大器需要具有低噪声电压密度、低输入偏置电流和轨到轨输入，以便实现低相位噪声、低杂散和单电源供电。表1列出了ADI公司的一些运算放大器及其上述设计标准的相关特性。 表1. 建议在PLL有源环路滤波器中使用的运算放大器 运算放大器 电压噪声,  f = 1 kHz (nV/√Hz) 电流噪声,  f = 1 kHz (pA/√Hz) 输入偏置电流（典型值） 输入电压范围，与低供电轨的间隙(V) V SUPPLY  最大电源电压，单电源(V) AD820 16 0.8 2 pA –0.2 36 OP184 3.9 0.4 60 nA 0 36 AD8661 12 0.1 0.3 pA –0.1 16 OP27 3 0.4 10 nA +2.7 36 AD8099 2 8 100 nA +1.3 12 运算放大器的选择取决于应用。如果PFD杂散远离环路带宽（例如在小数N分频频率合成器中），则可以选用双极性结型晶体管输入(BJT)运算放大器，如OP184或OP27等。环路滤波器将会很好地衰减BJT的高输入偏置电流所引起的PFD杂散，而且PLL可以充分利用BJT运算放大器的低噪声电压密度特性。 如果应用要求较小的PFD与环路带宽比（例如在整数N分频频率合成器中），则应折衷考虑噪声与杂散水平；AD820和AD8661可能是较佳选择。 值得注意的是，虽然有源滤波器往往会增加PLL的噪声，但它能够充当缓冲器，在一些特定应用中具有无源滤波器所不及的性能优势。例如，如果VCO调谐端口的泄漏电流较高，导致PFD杂散较高，则可以使用运算放大器来降低杂散水平。运算放大器的低阻抗输出可轻松弥补调谐端口泄漏电流。 设计示例 考虑这样一个例子，其中LO的规格要求如下： 倍频程调谐范围：1000 MHz至2000 MHz 相位噪声要求：–142 dBc/Hz（1 MHz偏移） 杂散：小于–70 dBc 通道间隔：250 kHz 锁定时间：小于2 ms 单电源：15 V或30 V 为在1-GHz频带上工作，同时满足相位噪声要求，有必要使用高压VCO和有源环路滤波器。相位噪声和杂散特性以及单电源限制，将决定运算放大器的选择。为了达到杂散要求，运算放大器必须具有低输入偏置电流，而为了实现最佳相位噪声性能，运算放大器必须具有低电压噪声。选择JFET输入运算放大器可以兼顾以上两个要求，例如AD8661，其输入偏置电流为0.3 pA，电压噪声为12 nV/√Hz。该器件还能处理单电源要求。选择RFMDUMS-2000-A16 VCO来满足倍频程范围要求。 开始设计时，最好利用支持有源滤波器拓扑结构的ADIsimPLLTM工具进行仿真。图3所示为两种推荐的滤波器类型；ADIsimPLL还支持其它配置。 PLL选择ADF4150，它具有整数和小数两种工作模式，提供2/4/8/16/32几种输出分频器选项，可覆盖从2 GHz至31.25 MHz的连续频率。ADF4150与图2所示的ADF4350相似，但前者允许选择外部VCO，适合需要满足更严苛相位噪声要求的应用。在仿真过程中，PLL环路滤波器设置为20 kHz，以期减小运算放大器的噪声贡献，同时使PLL锁定时间小于2 ms。 图4所示为采用以下器件的仿真系统与测量系统噪声(dBc)与频率偏移关系曲线：ADF4150 PLL、UMS VCO和基于AD8661的滤波器。两条曲线均显示，由于有源环路滤波器增加的噪声，约20 kHz时出现峰值噪声–90 dBc，不过仍然实现了1 MHz偏移时–142 dBc/Hz的目标。若要降低带内噪声，可以使用OP184或OP27等噪声更低的运算放大器，但杂散会提高；或者将PLL环路带宽降至20 kHz以下。 图4. ADIsimPLL仿真性能与测量性能对比：AD8661用作PLL有源滤波器中的运算放大器 图5显示，使用OP27时性能约改善6 dB。这种情况下，因为环路带宽相对较窄，所以杂散并未显著增加。进一步降低带宽可以改善100 kHz以下偏移的相位噪声，但PLL锁定时间会延长。所有这些权衡考虑均可以在进入实验室设计之前，利用ADIsimPLL模拟进行测试。 图5. 有源环路滤波器中使用AD8661与使用OP27的PLL测量性能对比 爆炸新闻：高压PLL 以上讨论都围绕利用有源滤波器实现低压PLL器件与高压VCO接口而展开。不过，高压PLL已经出现，因而使用有源滤波器的必要性大大降低。例如ADF4113HV PLL，它集成高压电荷泵，归一化相位本底噪声为–212 dBc/Hz。对于该器件，PLL电荷泵输出可以高达15 V，因此VCO之前可以使用更为简单的无源滤波器。 该高压PLL系列产品将会不断扩充，不久将会出现最大电压为30 V的器件，以及具有高压电荷泵的小数N分频PLL。有关产品更新和新产品信息，请访问PLL网站。 集成VCO的宽带宽PLL 另外可以用完全集成的高性能PLL，例如图2所示的ADF4350等，代替有源滤波器与高压VCO组合。这种情况下，VCO集成在芯片内。采用多频段VCO方法可以避免上述权衡考虑宽调谐范围与低相位噪声的问题。ADF4350片内集成三个独立的VCO，每个VCO均有16个重叠子频段，因而共有48个子频段。每次更新频率时，就会启动自动校准程序，以选择合适的VCO子频段。 这真正体现出从分立式VCO设计转向硅解决方案的优势：在极小的面积上实现非常高的集成度，从而使设计更加灵活。例如，ADF4350同时集成了可编程输出分频器级，可以覆盖从137.5 MHz至4.4 GHz的频率，这对于希望多种频率和标准均采用同一设计的无线电设计师极具吸引力。 ADF4350采用5 mm2 LFCSP封装，而标准VCO封装为12.7 mm2。同时性能水平也接近分立设计；相位噪声在100 kHz偏移时为–114 dBc/Hz，在1 MHz偏移时为–134 dBc/Hz。(返回图2) 图6. ADF4350 VCO中48个不同频段的电压与频率关系图

1. 放大电路的分类 放大电路的种类很多。按工作频率分：直流放大器、低频放大器、中频放大器、高频放大器、视频放大器等。 按用途分类：电流放大器、电压放大器及功率放大器。 按工作状态分：甲类--弱信号放大；乙类一一高频功率放大。 按信号大小分：小信号放大电路和大信号放大电路。 2. 描述反馈电路的概念，列举负反馈的影响及其应用答：反馈是将放大器输出信号(电压或电流)的一部分或全部，回授到放大器输入端与输入信号进行比较(相加或相减)，并用比较所得的有效输入信号去控制输出，这就是放大器的反馈过程。 负反馈对放大器性能有四种影响： 1) 降低放大倍数 2) 提高放大倍数的稳定性由于外界条件的变化（T℃，Vcc，器件老化等），放大倍数会变化，其相对变化量越小，则稳定性越高。 3) 减小非线性失真和噪声 4) 改变了放大器的输入电阻Ri和输出电阻Ro对输入电阻ri的影响：串联负反馈使输入电阻增加，并联负反馈使输入电阻减小。对输出电阻ro的影响：电压负反馈使输出电阻减小，电流负反馈使输出电阻增加。 负反馈的应用：电压并联负反馈，电流串联负反馈，电压串联负反馈和电流并联负反馈。 3. 频率响应，如：怎么才算是稳定的，如何改变频率响应曲线的几个方法 答：频率响应通常亦称频率特性，频率响应或频率特性是衡量放大电路对不同频率输入信号适应能力的一项技术指标。 实质上，频率响应就是指放大器的增益与频率的关系。通常讲一个好的放大器，不但要有足够的放大倍数，而且要有良好的保真性能，即：放大器的非线性失真要小，放大器的频率响应要好。“好”：指放大器对不同频率的信号要有同等的放大。之所以放大器具有频率响应问题，原因有二：一是实际放大的信号频率不是单一的；；二是放大器具有电抗元件和电抗因素。由于放大电路中存在电抗元件（如管子的极间电容，电路的负载电容、分布电容、耦合电容、射极旁路电容等），使得放大器可能对不同频率信号分量的放大倍数和相移不同。如放大电路对不同频率信号的幅值放大不同，就会引起幅度失真；如放大电路对不同频率信号产生的相移不同就会引起相位失真。幅度失真和相位失真总称为频率失真，由于此失真是由电路的线性电抗元件（电阻、电容、电感等）引起的，故不称为线性失真。为实现信号不失真放大所以要需研究放大器的频率响应。 4. 给出一个差分运放，如何相位补偿，并画补偿后的波特图 答：一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的全差分运放和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级（输出级）进行补偿。区别在于：对于全差分运放，两个输出级都要进行补偿，而对于单端输出的两级运放，只要一个密勒补偿。 5. 什么是零点漂移？怎样抑制零点漂移？ 答：零点漂移，就是指放大电路的输入端短路时，输出端还有缓慢变化的电压产生，即输出电压偏离原来的起始点而上下漂动。抑制零点漂移的方法一般有：采用恒温措施；补偿法（采用热敏元件来抵消放大管的变化或采用特性相同的放大管构成差分放大电路）；采用直流负反馈稳定静态工作点；在各级之间采用阻容耦合或者采用特殊设计的调制解调式直流放大器等。 6. 射极跟随器 答：射极跟随器（又称射极输出器，简称射随器或跟随器）是一种共集接法的电路，它从基极输入信号，从射极输出信号。它具有高输入阻抗、低输出阻抗、输入信号与输出信号相位相同的特点。射随器具有电流和功率放大作用。 7. 基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器）， 优缺点，特别是广泛采用差分结构的原因。答：放大电路的作用：放大电路是电子技术中广泛使用的电路之一，其作用是将微弱的输入信号（电压、电流、功率）不失真地放大到负载所需要的数值。放大电路种类：（1）电压放大器：输入信号很小，要求获得不失真的较大的输出压，也称小信号放大器；（2）功率放大器：输入信号较大，要求放大器输出足够的功率，也称大信号放大器。差分电路是具有这样一种功能的电路。该电路的输入端是两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。 8 有源滤波器和无源滤波器的原理及区别? 答：滤波器是一种频率选择的电路，允许一定范围内的频率通过，对不需要的频率进行抑制。可分为低通、高通、带阻、带通、全通等。有源滤波器是指用晶体管或运放构成的包含放大和反馈的滤波器，Q比较高；无源滤波器是指用电阻/电感/电容等无源元件构成的滤波器。 9 锁相环有哪几部分组成？ 答：锁相，顾名思义，就是将相位锁住，把频率锁定在一个固定值上。锁相环，就是将相位锁定回路。锁相环由相位检测器 PD + 分频器 + 回路滤波器 + 压控振荡器 VCO，等组成。 锁相环的工作原理： 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制VCO，使它的频率改变； 5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。 锁相环是一种相位负反馈系统，它利用环路的窄带跟踪与同步特性将鉴相器一端VCO的输出相位与另一端晶振参考的相位保持同步，实现锁定输出频率的功能，同时可以得到和参考源相同的频率稳定度。 《电子设计技术》网站版权所有，谢绝转载

在锁相环中，环路滤波器的阶数和噪声带宽直接决定了环路滤波器对信号的动态响应，减小噪声带宽 Bn 能减小随机相差，但会增加稳态相差：增大噪声带宽 Bn 能减小稳态相差，却使随机相差恶化 。所以要想选择合适的滤波器参数，就必须选择合理的噪声带宽。在文中，重点是对 GPS 跟踪系统的两个环路的噪声带宽进行分析。锁相环的阻尼系数不但控制环路滤波器到达稳定状态的时间，同时也控制环路滤波器过冲值的大小。建立时间越小，过冲越大，阻尼系数的选择通常是过冲和建立时间折中的结果。图 1 是阻尼系数取不同数值时，锁相环的阶跃相应和 Bode 图，观察阶跃响应图中，当阻尼系数越小时，到达稳定的需要的时间越长，在 Bode 图中，如果阻尼系数越大，则环路的通带增益显得越为平坦，但是增益的幅度下降的越慢，使得环路对噪声的滤波效果越不理想。本文设计中阻尼系数取 =0.707 ，这是通常认为的最佳值。   图 1   阻尼系数不同时锁相环的阶跃相应和 Bode 图 噪声带宽控制着进入环路的噪声量，噪声带宽越窄，越少频率成分的噪声允许进入环路，环路的滤波效果越好，环路对信号的跟踪越精确。相反，如果噪声带宽过小，则由高动态应力导致的载波频率和相位变化中的有用高频信号成分有可能会当做噪声一起被滤除。本文设计中，因为码环跟踪的是时间周期较长的信号，所以它的带宽比载波环要窄 。在经过不断的实验后，载波环噪声带宽取 60Hz ，码环噪声带宽取 3Hz 。图 2 是噪声带宽取 60Hz 和 3Hz 时锁相环的阶跃相应图和 Bode 图。   (a) 噪声带宽 B n =60Hz   (b) 噪声带宽 B n =3Hz 图 2   噪声带宽不同时锁相环阶跃响应和 Bode 图 环路的固有频率（此处的公式推导要参考另一篇博文）                                                               （ 1 ）                                                                  （ 2 ）                                                                  （ 3 ） 可以得到载波环和伪码环系数 C 1 和 C 2 的值。 跟踪环路的频率牵引范围相当于快捕带，要保证初始频差落于快捕带内。快捕带公式为                                                        （ 4 ） 本文设计中，积分时间 t s 取 1ms ，积分时间越长，相关积分输出的信号就越强，但对载波误差的容忍度就越差，同时在较长的积分时间越长时发生数据比特跳变的可能性也越大，如果在积分时间内发生比特跳变，就会消减积分的结果。积分时间 t s 最短不能小于一个 C/A 码的周期 1ms ，所以在本文设计中 t s 取 1ms 。环路中增益越大，牵引速度就越快，稳态跟踪的精度也就越高。本文设计中，伪码环增益为 k 0 k 1 =1 ，载波环增益为 k 0 k 1 =0.25 ，根据以上设置的参数和一系列推导公式，求解得跟踪环路中载波环和伪码环的主要参数，表1 给出了载波环和伪码环的主要参数。 表 1   跟踪环路主要参数设置   载波环 60 0.707 0.25 113.14 160 639.9 51.2 伪码环 3 0.707 1 5.66 8 7.999 0.032 根据表中给出的结果可知，跟踪环路频率牵引的理想范围是 160Hz ，在实际的设计过程中，考虑到晶振、噪声和环路设计误差等一系列因素，频率牵引范围要要小于 160Hz ，但相对于精捕后给出 -100Hz~100Hz 的频差，完全符合设计的要求。 锁相环作为跟踪环路进行跟踪测量时，必然存在着误差。锁相环的相位测量误差源包括相位抖动和动态应力误差，而造成相位抖动的误差源又主要分为热噪声均方差 、机械颤动所引起的振荡频率抖动均方差 以及艾兰均方差 三种 。总的相位抖动均方差可以估算为                                                       （5 ） 机械颤动所引起的振荡频率抖动均方差 一般取经验值 2 °。对锁相环跟踪门限的一种保守估计方法 是，三倍的相位检测误差均方差必须低于鉴相牵入范围（本文采用的是二象限反正切函数鉴相器，牵引范围是 -90 ° ~90 °）的四分之一，即                                                       （ 6 ） 其中 表示的是动态应力误差，本文设计中主要讨论热噪声均方差，估算公式为                                        （ 7 ） 热噪声与环路的阶数无关，而且通过减小噪声带宽 B n 可以降低热噪声均方差，但同时会影响到环路的动态性能。 T coh 是相干积分时间，本文设计中，相干积分时间是 0.001s 。 C/N0 表示信号的载噪比，如果载噪比越低，那么热噪声均方差越大，这就意味着环路存在着一个 C / N 0 门限值，当信号的 C / N 0 小于这个门限值时，环路就会丧失稳定跟踪该信号的能力，所以一般也称载噪比为锁相环跟踪灵敏度门限值。根据式（ 6 ）， 的值不得大于 15 °，求得本文设计中跟踪环路的灵敏度门限值是 28.99dB/Hz 。

　　随着微波应用的发展， 微波信号源在通信或仪器中得到了广泛的应用。信号源的合成技术按合成方法可分为直接合成和间接合成两种， 按形式可分为直接式频率合成、锁相式频率合成和直接数字式频率合成。直接式频率合成的特点是频率转换时间短、输出相位噪声小、工作频率高， 并能产生任意小的频率间隔; 缺点是采用了大量倍频、分频、混频和选频滤波器， 不仅体积重量大、成本高， 而且输出纹波、噪声和寄生频率均难以抑制。锁相式频率合成主要采用数字锁相法， 其主要优点是锁相环相当于一个窄带跟踪滤波器， 具有良好的窄带跟踪滤波特性和抑制输入信号的寄生干扰的能力， 避免了大量使用滤波器， 有利于集成化和小型化。直接数字式频率合成的优点是分辨率高、容易做到极低的频率、控制灵活等， 但它面临输出频率上限难以提高和寄生输出难以抑制两个难题。因此， 对于微波、毫米波信号源的合成应主要采用数字锁相方式， 并基于大规模专用集成芯片来设计。本文提出一种用单片机控制的智能微波信号源发生器， 以美国国家半导体公司的低功耗、高性能的δ-Σ小数分频数字锁相环电路LMX2485和YTO为核心， 并通过单片机C8051F120 控制。应用该电路产生4~7 GHz 的频率源， 再通过倍频器实现8~14 GHz 应用所需的信号。应用这种方法实现的微波信号源发生器成本低、体积小、性能好， 具有很高的实用价值。 　　 1 LMX2485 功能介绍 　　LMX2485 是美国国家半导体公司的一款低功率、高性能的δ-Σ小数分频数字锁相环电路， 其频率范围可达50 MHz~3 GHz 。采用全新δ-Σ结构， 可以将其低频段的杂散和相位噪声推移到更高频段， 从而使得电路所需频段的杂散和噪声更小 。δ -Σ调制器可供四级选用， 可以兼顾应用的不同需要， 如对相位噪音、假信号抑制能力以及锁定时间的要求， 确保系统可以充分发挥其性能。开发时只需加设极少低成本的外置元件， 有助于缩短设计时间， 减低系统成本。其工作原理如图1 所示，输出频率f0经小数分频(÷N.F) 后得到参考频率f1， 鉴相器通过比较f1和参考频率的相位， 控制输出鉴相电流或电压， 通过低通滤波后控制压控振荡器改变输出频率，最终达到两者相位相同即锁定， 由此得到f0/N.F=f1=fref，即输出频率， 如式(1) 所示。通过单片机控制N.F， 就可以得到用户需要使用的频率。 图1 小数分频数字锁相环原理框图 　　2 系统方案设计 　　系统设计要求信号源产生8~14 GHz 的微波源， 频率分辨率为100 Hz 。采用LMX2485 小数分频数字锁相环， 外置调谐振荡器采用YTO(YIG 调谐振荡器)，YTO 具有很宽的频率调谐范围、良好的调谐线性、低相噪、温度特性好、失谐隔离高、调谐速度快， 因此得到广泛运用。 　　系统总体方案如图2 所示。其中LMX2485 PLL 的设置及YTO 的电压偏置控制由单片机进行，ADC7545 用于控制YTO 的预调电压即主线圈电压， 环路滤波器输出控制YTO 的副线圈电压。 图2 8~14 GHz 微波信号源发生器原理图 　　 2.1 分频器设计 　　LMX2485 内部设有22 位的分数模数寄存器， 程序分频寄存器有：RF_N(10:0) 表示N.F 的整数部分，RF_FN(21:0) 表示N.F 小数部分的分子，RF_FD(21:0) 表示N.F小数部分的分母，RF_R(5:0) 为参考分频器。对于本例信号源发生器， 要求输出频率为8~14 GHz ， 频率分辨率为100 Hz 。采用4~7 GHz YTO， 在输出级加上2 倍频电路，环路中加入HMC433 四分频电路。系统采用高精度温补10 MHz 晶振，片内使用倍频控制，RF_R 固定为1，RF_FD固定为4 000 000， 则按照式(1) ， 本信号源输出频率为式(2) ， 公式中乘以8 是由于环路中增加了四分频电路和最终输出端增加了倍频器。当RF_N=50 ，RF_FN=0 时，锁相环频率为1 GHz ， 系统输出频率为8 GHz 。当RF_N=87 ，RF_FN=2 000 000 时， 锁相环频率为1 750 MHz ， 系统输出频率为14 GHz 。本方案的系统分辨率为20 MHz /4 000 000×8=40 Hz ， 满足应用要求。RF_N 的选择范围为50~87 ，RF_FN 的选择范围为0~3 999 999 。单片机配置LMX2485 采用IO 控制， 其配置时序如图3 所示。 　　 2.2 数字鉴相器 　　鉴相器集成在LMX2485 芯片内部， 采用小数分频，最大鉴相频率限于50 MHz ， 实际使用20 MHz 。设计鉴相频率需要折中考虑， 如果鉴相频率太高， 虽然相位噪声可以降低， 但锁定时间会延长很大， 同时频率分辨率性能降低。鉴相器电路后是充电泵， 其输出为高阻电流， 经过外置滤波电路输出频率控制信号， 再经过YTO 驱动电路驱动YTO 产生所需频率。芯片内有一数字锁定检测电路和检测算法， 当检测到环路锁定时， 输出锁定指示为1。 　　 2.3 YTO 及驱动 　　YTO 由于具有比VCO更好的性能因此在微波仪器中得到广泛的应用。YTO 内部具有主副线圈， 相应地外部需要主线圈驱动电路和副线圈驱动电路， 主线圈引起频率的大范围变化， 副线圈带动频率的微小变化， 从而获得更好的性能。主线圈驱动电路的控制电压由单片机按式( 3 ) 计算出相应的电压， 再通过DAC7545 进行设置， 式中k 、f0是常量， 由YTO 特性确定。 　　YTO 的副线圈是为了YTO 输出频率的微小变动，因此副线圈控制电压由鉴相器输出的两路频率相位差值再通过环路滤波后的电压来控制， 从而达到输出信号源的频率和参考晶振频率有固定的相位关系， 也即使得锁相环锁定在固定的频率上。 　 　3 硬件设计 　　信号源发生器硬件系统主要包括单片机控制系统和锁相环系统两部分。 　　 3.1 单片机控制系统 　　单片机主要实现人机接口和锁相环控制， 采用C8051F120 ， 其内核为100 MIPS 的8051 微控制器。通过SPI 接口和人机接口芯片ZLG7289 获得输入的频率值，按照该频率值计算锁相环LMX2485 对应的寄存器值，然后使用IO 管脚按照图3 所示时序进行LMX2485 的三线配置，LMX2485 自动进行锁相跟踪， 最终锁定于设置的频率值。频率值及锁定结果通过ZLG7289 显示。 　　单片机针对输入的频率值计算YTO 主线圈对应的控制电压， 通过D/A 芯片AD7545 输出。AD7545 是12 bit分辨率的单电压控制CMOS 数模转换芯片， 参考电压设为12 V， 单片机通过并行接口即可方便地进行控制。 　　YTO 副线圈电压由锁相环的环路输出控制来实现。 　　人机交互电路主要实现信息的输入、数据显示及警示作用， 采用ZLG7289 实现， 其内部包含数码管显示驱动及键盘扫描管理电路， 可直接驱动8 位共阴式数码管或64 个独立LED， 同时还可以扫描管理多达64 个按键， 采用SPI 串行总线与单片机接口。本系统频率最大为14 GHz ， 因此采用两个ZLG7289 并接实现。 　　 3.2 锁相环电路 　　锁相环、四分频等部分电路如图4 所示，LMX2485通过三线和单片机相连， 参考频率由高稳温补晶振提供。YTO 输出频率通过四分频电路HMC433 进行四分频后进入LMX2485 的射频输入。两路信号通过内部鉴相器鉴相， 充电泵输出后， 再通过外部环路低通滤波器和运算放大器OP07 去控制YTO 小线圈驱动。 图4 锁相环部分电路 　　具体实现时， 由于工作频率较高， 电路板需要四层以上。 　　 4 软件设计 　　本系统软件主要接收信号源发生频率的输入， 经单片机计算后配置LMX2485 小数分频数字锁相环电路和YTO 主线圈驱动电压的D/A 控制， 然后经过锁相环电路的跟踪锁定， 使得YTO 输出需要的频率。其软件框图如图5 所示。 图5 信号源发生器软件框图 　　系统输出频谱如图6(a) 所示， 当采用四层电路板设计， 并且调整相关放大器输入、输出匹配等问题后， 效果更好， 如图6(b) 所示。 　 　结束语 　　本文介绍的微波信号源发生器， 使用单片机控制低功率、高性能的δ-Σ小数分频数字锁相环和相应的驱动电路来控制调谐振荡器(YTO) 的输出， 用这种技术实现的信号源发生器可以带来频率准确度和稳定度高、误差小、操作控制方便等优点，因此具有广泛的应用前景。