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FPGA芯片中，受到布局布线以及PVT的影响，无法使得每个延迟单元的延迟时间完全一致，更重要的问题在于我们需要获取每个延迟单元的bin-width，此时可以采用码密度测试来获取每个延迟单元的bin width。 所谓码密度测试，即Code Density Test（CDT），这个概念在ADC测试中经常见到，区别在于ADC中的码密度测试是对幅度随机的电压信号进行量化统计分析，而TDC中的码密度测试是对时间间隔完全随机的信号进行量化统计。测试原理如下图所示： 图1：随机信号码密度测试原理图 延时链中输入大量的随机跳变脉冲，对随机脉冲的上升沿进行采样，采用得到的数据即为码密度数据。由于跳变脉冲Hit信号是随机信号，则Hit信号落在参考时钟周期内（0，T）任何一个相位点的概率相同，即任何一次Hit信号与参考时钟上升沿的间隔时间t也是完全随机的，其中t的范围为（0，T）。 随机时间间隔t