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斯坦福大学 Smart Memories 项目研发原型 SoC 设计，帮助用户进行芯片级处理器和存储系统设计。其 对 Xtensa 进行配置 , 使其作为带有七级流水线 , 6? 个通用寄存器和一个使用 Tensilica 指令扩展语言 32 位浮点的三发射 VLIW 处理器。 Smart Memories 团队为存储定义了新的界面 , 使处理器可以对存储器里面的元数据位做出反应 , 进而能够解决各种 cache 一致性问题。所形成的系统是一个分级多核处理器系统。 两颗 Tensilica 处理器加上少量内存形成一个微系统； 四个微系统和一个可编程的本地内存控制器组成一个子系统；多个子系统通过片上网络连接和内存控制器组成一个 Smart Memory 芯片。