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作者：一博科技SI工程师张吉权  3.3 串扰对信号时延的影响。     PCB板上线与线的间距很近，走线上的信号可以通过空间耦合到其相邻的一些传输线上去，这个过程就叫串扰。串扰不仅可以影响到受害线上的电压幅值，同时还会影响到受害线上信号的传输时延。                                                            图7 串扰拓扑图     如图7串扰拓扑图所示,假设有3根相互耦合的传输线，中间的一根线（图8中D1）为受害线，两边的线（图8中D0D2）为攻击线。仿真中所加的激励源为图8所示，分为三种情况：     1，假设两边的攻击线中没有信号，即不存在串扰，此种情况作为参考基准线（Reference）；     2，假设攻击线和受害线切换状态一致，此种情况为偶模（Even Mode）     3，假设攻击线和受害线切换状态相反，此种情况为奇模（Odd Mode）                                                         图8 串扰仿真中激励     奇偶模式空间电磁场分布（如图9图10所示）不同，从而导致了传输线周围的有效介质电常数不同，有效介电常数的不同最终带来了在不同激励源的情况下信号传播速度不同。                                  图9 奇模电磁场分布                                    图10 偶模电磁场分布     仿真结果如下图11所示，其中蓝色为第一种激励所对应的参考基准线，其周围没有其它信号线的影响；红色线为第二种激励所对应的接收端波形；绿色为第三中情况所对应的接收端波形。绿色波形最早到达接收端，而红色的波形最后到达接收端，是由于奇模的传输速度比偶模块。                                                                 图11 串扰仿真结果     从上面的仿真结果可以看出信号线周围的攻击线会对信号线的传输时延到来影响，如果设计处理不当，导致传输时延偏差较大最终会导致系统工作不稳定。在设计的时候要尽量减小这种影响，可以从以下几点考虑：     1，拉大线间距。线间距越大，相邻走线间的影响就越小，走线间距尽量满足3W原则。              2，使耦合长度尽量短。相邻传输线平行走线长度越长串扰越大，走线时候尽量减小相邻线平行走线长度；对于相邻层走线尽量采用相邻层垂直走线。      3，走线尽量走在带状线。微带线的串扰相对带状线较大，带状线走线可以减小串扰的影响。     4，保持完整回流平面，避免跨分割，走线和参考面尽量紧耦合。     3.4 绕线方式对信号时延的影响     在PCB设计时候，有些设计人员为了满足等长要求会对走线进行绕线，很少有设计人员会考虑到不恰当的绕线也会影响传输线时延。为了验证绕线对传输线时延的影响，我们公司信号完整性团队（SI组）设计出测试板进行实测。如下图12所示，蛇形绕线和参考直线走在相同的走线层，两者线宽线间距以及物理长度完全相同，蛇形绕线的局部放大图如下图13所示。                                                            图12 蛇形绕线和参考走线                                                       图13 蛇形绕线局部放大图     实测结果如下图13所示，其中红色线为参考走线，蓝色的线为蛇形绕线的走线，从结果可以看出，蛇形绕线的信号传输速度会比直线参考线的速度要快，两者相差了13.89ps。这是由于蛇形绕线靠的太近，平行的耦合长度太长，信号在蛇形绕线上的自耦合导致信号传播速度较快。                                                                图13 实测结果     通过3D电磁场仿真软件也可以看出这种蛇形绕线和直线间传输速度不同，如下图14所示：两种不同的绕线是物理等长的，可以看出下面一种绕线方式由于绕线靠的较紧，而且平行耦合长度也长，可以看出下面一种绕线方式信号传输的会快一点                                                               图14 仿真结果     从上面的仿真测试可以看出，不同绕线方式对信号时延影响还是比较大的，为了减小由于绕线带来的时延的影响，可以考虑以下几点：     1，在PCB设计时候尽量减少不必要的绕线，比如串行信号差分对和差分对之间没有必要做等长。     2，增大绕线间间距，尽量满足单根绕线间距大于5H（H为线到最近参考面的距离），差分绕线大于3H（H为线到最近参考面的距离）。     3，减小绕线间平行走线长度。     4.小结      在PCB设计时候要将等长的设计观念逐步向等时设计转变，在对时序或者等长要求高的设计尤其需要注意串扰，绕线方式，不同层走线，过孔时延等方面对时序的影响。丰富的SI（信号完整性）知识和正确的仿真方法可以帮助设计去评估PCB板上的传输时延，从而提高设计的质量。

 在进行PCB布线时，经常会发生这样的情况：走线通过某一区域时，由于该区域布线空间有限，不得不使用更细的线条，通过这一区域后，线条再恢复原来的宽度。走线宽度变化会引起阻抗变化，因此发生反射，对信号产生影响。那么什么情况下可以忽略这一影响，又在什么情况下我们必须考虑它的影响？ 有三个因素和这一影响有关：阻抗变化的大小、信号上升时间、窄线条上信号的时延。 首先讨论阻抗变化的大小。很多电路的设计要求反射噪声小于电压摆幅的5%（这和信号上的噪声预算有关），根据反射系数公式：     以计算出阻抗大致的变化率要求为： 你可能知道，电路板上阻抗的典型指标为+/-10%，根本原因就在这。 如果阻抗变化只发生一次，例如线宽从8mil变到6mil后，一直保持6mil宽度这种情况，要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要求，阻抗变化必须小于10%。这有时很难做到，以 FR4板材上微带线的情况为例，我们计算一下。如果线宽8mil，线条和参考平面之间的厚度为4mil，特性阻抗为46.5欧姆。线宽变化到6mil后特性阻抗变成54.2欧姆，阻抗变化率达到了20%。反射信号的幅度必然超标。至于对信号造成多大影响，还和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。 如果阻抗变化发生两次，例如线宽从8mil变到6mil后，拉出2cm后又变回8mil。那么在2cm长6mil宽线条的两个端点处都会发生反射，一次是阻抗变大，发生正反射，接着阻抗变小，发生负反射。如果两次反射间隔时间足够短，两次反射就有可能相互抵消，从而减小影响。假设传输信号为1V，第一次正反射有0.2V被反射，1.2V继续向前传输，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假设6mil线长度极短，两次反射几乎同时发生，那么总的反射电压只有0.04V，小于5%这一噪声预算要求。因此，这种反射是否影响信号，有多大影响，和阻抗变化处的时延以及信号上升时间有关。研究及实验表明，只要阻抗变化处的时延小于信号上升时间的20%，反射信号就不会造成问题。如果信号上升时间为1ns，那么阻抗变化处的时延小于0.2ns对应1.2英寸，反射就不会产生问题。也就是说，对于本例情况，6mil宽走线的长度只要小于3cm就不会有问题。 当PCB走线线宽发生变化时，要根据实际情况仔细分析，是否造成影响。需要关注的参数由三个：阻抗变化有多大、信号上升时间是多少、线宽变化的颈状部分有多长。根据上面的方法大致估算一下，适当留出一定的余量。如果可能的话，尽量让减小颈状部分长度。 需要指出的是，实际的PCB加工中，参数不可能像理论中那样精确，理论能对我们的设计提供指导，但不能照搬照抄，不能教条，毕竟这是一门实践的科学。估算出的值要根据实际情况做适当的修订，再应用到设计中。如果感觉经验不足，那就先保守点，然后在根据制造成本适当调整 .   于博士讲信号完整性系列 信号完整性(一)：PCB走线中途容性负载反射 信号完整性(二)：接收端容性负载的反射 信号完整性(三)：PCB走线宽度变化产生的反射 信号完整性(四)：信号振铃是怎么产生的 信号完整性(五)：信号反射  

很多时候，PCB走线中途会经过过孔、测试点焊盘、短的stub线等，都存在寄生电容，必然对信号造成影响。走线中途的电容对信号的影响要从发射端和接受端两个方面分析，对起点和终点都有影响。     首先按看一下对信号发射端的影响。当一个快速上升的阶跃信号到达电容时，电容快速充电，充电电流和信号电压上升快慢有关，充电电流公式为：I=C*dV/dt。电容量越大，充电电流越大，信号上升时间越快，dt越小，同样使充电电流越大。     我们知道，信号的反射与信号感受到的阻抗变化有关，因此为了分析，我们看一下，电容引起的阻抗变化。在电容开始 充电的初期 ，阻抗表示为： 这里dV实际上是阶跃信号电压变化，dt为信号上升时间，电容阻抗公式变为： 从这个公式中，我们可以得到一个很重要的信息，当阶跃信号施加到电容两端的初期，电容的阻抗与信号上升时间和本身的电容量有关。     通常在电容充电初期，阻抗很小，小于走线的特性阻抗。信号在电容处发生负反射，这个负电压信号和原信号叠加，使得发射端的信号产生下冲，引起发射端信号的非单调性。     对于接收端，信号到达接收端后，发生正反射，反射回来的信号到达电容位置，那个样发生负反射，反射回接收端的负反射电压同样使接收端信号产生下冲。     为了使反射噪声小于电压摆幅的5%（这种情况对信号影响可以容忍），阻抗变化必须小于10%。那么电容阻抗应该控制在多少？电容的阻抗表现为一个并联阻抗，我们可以用并联阻抗公式和反射系数公式来确定它的范围。对于这种并联阻抗，我们希望电容阻抗越大越好。假设电容阻抗是PCB走线特性阻抗的k倍，根据并联阻抗公式得到电容处信号感受到的阻抗为： 阻抗变化率为： ，即   ，也就是说，根据这种理想的计算，电容的阻抗至少要是PCB特性阻抗的9倍以上。实际上，随着电容的充电，电容的阻抗不断增加，并不是一直保持最低阻抗，另外，每一个器件还会有寄生电感，使阻抗增加。因此这个9倍限制可以放宽。在下边的讨论中假设这个限制是5倍。     有了阻抗的指标，我们就可以确定能容忍多大的电容量。电路板上50欧姆特性阻抗很常见，我就用50欧姆来计算。 得出：   即在这种情况下，如果信号上升时间为1ns，那么电容量要小于4皮法。反之，如果电容量为4皮法，则信号上升时间最快为1ns，如果信号上升时间为0.5ns，这个4皮法的电容就会产生问题。     这里的计算只不过是为了说明电容的影响，实际电路中情况十分复杂，需要考虑的因素更多，因此这里计算是否精确没有实际意义。关键是要通过这种计算理解电容是如何影响信号的。我们对电路板上每一个因素的影响都有一个感性认识后，就能为设计提供必要的指导，出现问题就知道如何去分析。精确的评估需要用软件来仿真。 总结： 1 PCB走线中途容性负载使发射端信号产生下冲，接收端信号也会产生下冲。 2 能容忍的电容量和信号上升时间有关，信号上升时间越快，能容忍的电容量越小。   于博士讲信号完整性系列 信号完整性(一)：PCB走线中途容性负载反射 信号完整性(二)：接收端容性负载的反射 信号完整性(三)：PCB走线宽度变化产生的反射 信号完整性(四)：信号振铃是怎么产生的 信号完整性(五)：信号反射

PCB走线中途容性负载反射 　　很多时候， PCB 走线中途会经过过孔、测试点焊盘、短的stub线等，都存在寄生电容，必然对信号造成影响。走线中途的电容对信号的影响要从发射端和接受端两个方面分析，对起点和终点都有影响。 　　首先按看一下对信号发射端的影响。当一个快速上升的阶跃信号到达电容时，电容快速充电，充电电流和信号电压上升快慢有关，充电电流公式为：I=C*dV/dt。电容量越大，充电电流越大，信号上升时间越快，dt越小，同样使充电电流越大。 　　我们知道，信号的反射与信号感受到的阻抗变化有关，因此为了分析，我们看一下，电容引起的阻抗变化。 　　从这个公式中，我们可以得到一个很重要的信息，当阶跃信号施加到电容两端的初期，电容的阻抗与信号上升时间和本身的电容量有关。 　　通常在电容充电初期，阻抗很小，小于走线的特性阻抗。信号在电容处发生负反射，这个负电压信号和原信号叠加，使得发射端的信号产生下冲，引起发射端信号的非单调性。 　　对于接收端，信号到达接收端后，发生正反射，反射回来的信号到达电容位置，那个样发生负反射，反射回接收端的负反射电压同样使接收端信号产生下冲。 　　为了使反射噪声小于电压摆幅的5%（这种情况对信号影响可以容忍），阻抗变化必须小于10%。那么电容阻抗应该控制在多少？电容的阻抗表现为一个并联阻抗，我们可以用并联阻抗公式和反射系数公式来确定它的范围。对于这种并联阻抗，我们希望电容阻抗越大越好。 　　根据这种理想的计算，电容的阻抗至少要是PCB特性阻抗的9倍以上。实际上，随着电容的充电，电容的阻抗不断增加，并不是一直保持最低阻抗，另外，每一个器件还会有寄生电感，使阻抗增加。因此这个9倍限制可以放宽。在下边的讨论中假设这个限制是5倍。 　　有了阻抗的指标，我们就可以确定能容忍多大的电容量。电路板上50欧姆特性阻抗很常见，我就用50欧姆来计算。 　　即在这种情况下，如果信号上升时间为1ns，那么电容量要小于4皮法。反之，如果电容量为4皮法，则信号上升时间最快为1ns，如果信号上升时间为0.5ns，这个4皮法的电容就会产生问题。 　　这里的计算只不过是为了说明电容的影响，实际电路中情况十分复杂，需要考虑的因素更多，因此这里计算是否精确没有实际意义。关键是要通过这种计算理解电容是如何影响信号的。我们对电路板上每一个因素的影响都有一个感性认识后，就能为设计提供必要的指导，出现问题就知道如何去分析。精确的*估需要用软件来仿真。 　　总结： 　　1 PCB走线中途容性负载使发射端信号产生下冲，接收端信号也会产生下冲。 　　2 能容忍的电容量和信号上升时间有关，信号上升时间越快，能容忍的电容量越小。