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完成了H.264baseline解码器中运动补偿模块的Verilog建模,通过了功能验证和综合.该运动补偿模块可用于H.264baseline解码器的FPGA实现和ASIC实现.Ｈ．２６４ｂａｓｅ¨ｎｅ解码器中运动补偿模块的硬件设计俞尧，杨华中（清华大学电子工程系，北京１０００８４）摘要：完成了Ｈ．２６４ｂａｓｅｌｉｎｅ解码器中运动补偿模块的Ｖｅｒｉｌｏｇ建模，通过了功能验证和综合。该运动补偿模块可用于Ｈ．２６４ｂａｓｅｌｉｎｅ解码器的ＦＰＧＡ实现和ＡＳＩＣ实现。关键词：Ｈ．２６４运动补偿模块硬件设计Ｈ．２６４是ｒＩ＇Ｕ―Ｔ（ＶＣＥＧ）和ＩｓＯ／ＩＥＣ（ⅣＴ）联合提出的块中，而是独立成为一个模块。该模块的硬件设计也已新一代的视频编码标准，该标准于２００３年公布。Ｈ．２“完成。本运动补偿模块的顶层结构及周边模块的结构如标准承诺将在编码压缩性能上超过以往所有的视频编图１所示。其中虚线框所示为运动补偿模块的顶层结构。码标准（ＭＰＥＧ２，ＭＰＥＧ４，Ｈ．２６３等）。Ｈ．２６４包含７个不同控制信号－一一一…－一一－－…－－－－一一一．的档次，其中ｂ硼吐ｎｅ档次适合于手持设备、个人终端等应用。在Ｈ．２６４ｂ艄ｅｌｉｎｅ解码器的ＦＰＧＡ或ＡＳＩＣ实现中，运动补偿模块占据十分重要的地位。一般来讲，在整个解码器中，运动补偿模块往往……

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