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基于VHDL的全数字锁相环的设计长春工程学院学报(自然科学版)2005年第6卷第3期ISSN100928984J.ChangchunInst.Tech.(Nat.Sci.Edi.),2005,Vol.6,No.3CN2221323/N18/2353256基于VHDL的全数字锁相环的设计倪虹霞1,杨信昌2(1.长春工程学院电气与信息学院,长春,130021;2.中国人民解放军4308工厂,青岛266042)摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD予以实现,给出了系统主要模块的设计过程和仿真结果。关键词:数字锁相环;电子设计自动化;VHDL语言;复杂可编程逻辑器件中图分类号:TP33文献标识码:A文章编号:100928984(2005)03200532042N)计数器得到。图1全数字锁相环路结构框图0引言全数字锁相环(DPLL)由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。从而具备可靠性高、工作稳定、调节方便等优点。在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。随着电子设计自动化(EDA)技术的发展,采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统,而且可以把整个系统集成到一个芯片中,实现系统SOC,构成片内锁相环。下面介绍采用VHDL技术设计DPLL的一种方案。2……