基于VHDL的全数字锁相环的设计长春工程学院学报 ( 自然科学版) 2005 年 第 6 卷 第 3 期 ISSN 100928984 J . Changchun Inst. Tech. (Nat. Sci. Edi. ) ,2005 ,Vol. 6 ,No. 3 CN　　　　　　　　　　　　　　　　　　　　　　　　　 2221323/ N 18/ 23 　　　　　　53 　　　 256 基于 VHDL 的全数字锁相环的设计 倪虹霞1 ,杨信昌2 ( 1. 长春工程学院 电气与信息学院 ,长春 ,130021 ; 2. 中国人民解放军 4308 工厂 ,青岛 266042) 摘　 要 : 叙述了全数字锁相环的工作原理 ,提出了应 用 VHDL 技术设计全数字锁相环的方法 , 并用复杂 可编程逻辑器件 CPLD 予以实现 , 给出了系统主要 模块的设计过程和仿真结果 。 关键词 : 数字锁相环 ; 电子设计自动化 ;VHDL 语言 ; 复杂可编程逻辑器件 中图分类号 : TP33 文献标识码 :A 文 章 编 号 :100928984 ( 2005) 0320053204 2 N ) 计数器得到 。 图1　 全数字锁相环路结构框图 0　 引言 全数字锁相环 ( DPLL ) 由于避免了模拟锁相环 存在的温度漂移和易受电压变化影响等缺点 。从而 具备可靠性高 、 工作稳定 、 调节方便等优点 。在调制 解调 、 频率合成 、 FM 立体声解码 、 图像处理等各个方 面得到广泛的应用 。随着电子设计自动化 ( EDA) 技 术的发展 ,采用大规模可编程逻辑器件 ( 如 CPLD 或 FPG A) 和 VHDL 语言来设计专用芯片 ASIC 和数字 系统 ,而且可以把整个系统集成到一个芯片中 ,实现 系统 SOC , 构成片内锁相环 。下面介绍采用 VHDL 技术设计 DPLL 的一种方案 。 2　……