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  • 2022-5-19 09:03
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    基于EOS/ESD的集成电路失效分析及模拟验证方法
    50% —— 在品控界是个很可怕的数字,有一对兄弟难题占到了产线不良率的一半江山。 在电子器件组装过程中, E OS(Electrical Over Stress ) 与 ESD ( Electrical Static Discharge )造成的集成电路失效约占现场失效器件总数的 5 0 %, 且通常伴随较高不良率以及潜在可靠性问题 , 是产线一大杀手 。 当问题发生时,应该如何查找真因、寻找解决方案,一直以来都是困扰现场工程师、品控工程师的难题。广电计量集成电路失效分析实验室,通过多年的行业积累,总结出一套相对完整的针对 E OS/ESD的分析方法 ,通过失效分析、模拟验证等手段,可以更好地协助现场工程师与设计工程师提升产线良率及 I C的可靠性 。 常见问题 1 : 产线失效到底是由 E OS还是 E SD引起 ? 我们在做失效分析时,最常听到客户的要求是希望知道 root cause是 E OS还是 E SD , 确认 失效 机理及 真因, 是改善良率的第一步 , 也是非常关键的一步 。通常,我们区分 E OS还是 E SD会首先通过失效分析手法挖掘 I C的物理失效现象 ,然后 从现象上去区分 。 常见 E SD物理失效表现 :衬底击穿、多晶硅熔融、 GOX pin hole 、 contact melted 、 metal melted等 (见图 1), 常见 E OS物理失效表现 : 氧化层 、 金属层大面积 熔融 以及封装体碳化等现象 (见图 2)。 图 1:常见E SD物理失效现象 图 2:常见E OS物理失效现象 常见问题 2:为什么E OS和 E SD会造成不同的失效现象 ? E SD从广义上属于 E OS的一种 ,但是 现场应用中我们通常把 E SD单独归类 , 除此之外的过电应力统归于 E OS 。 E OS 是指长时间 (几微秒到几秒)持续的过压或大电流造成的局部过热导致的失效,其电压、电流相对 E SD较低 , 但是持续时间长能量更高 , 经常有同一功能区块多处大面积的 burnout现象 。 E SD 单指在静电放电过程中 瞬间 高电压 (通常在几千或上万伏特)大电流( 1~ 10A )状态下引发的失效现象,主要特征为放电时间极短( 1~ 100ns ),因此一般呈现为轻微的点状失效。 表 1:E OS/ESD信号特征 图 3:E OS/ESD脉冲波形 综合以上 , 由于 E OS信号相对 E SD信号持续时间长 , 能量更强 , 所以通常会造成芯片大面积的 burn out 现象 , 这是 E OS不同于 E SD现象的主要特征 。 常见问题 3:什么情况下无法区分EOS/ESD? 一种情况是 短脉冲 E OS (持续时间几个微秒) 与 E SD的物理损伤十分相似 ,比如只造成很小面积的金属熔融,这种情况就很难区分是 E OS还是 E SD的能量造成 。另 一种情况是 I C先经过了 E SD损伤 , 在后续功能验证时大漏电流诱发了 burnout现象,使得I C表面同时存在 E OS和 E SD的物理失效特征 , 尤其常见于 P AD旁边的 I O buffer线路上 ,这种情况下单从物理失效现象是无法判断初始失效是否由 E SD导致 。当遇到 E OS/ESD无法区分的情况 ,需要 通过模拟实验进一步验证 ,对 I C或系统使用不同 模型进行 E OS/ESD 模拟测试(见图 4)test to fail ,并针对失效 I C进行分析 。通过对比验证批芯片与实际失效芯片的物理失效现象(失效线路位置及失效发生的物理深度),不仅可以用来归纳真因,还可以了解 I C或系统在不同条件下的耐受等级 ,从而进一步指导优化 产线防护或 I C的可靠性设计 。 针对新投产芯片也可以考虑从多维度进行 E OS/ESD的验证 与 分析 (见图 5), 不断提升 I C的可靠性品质 。 图 4:I C常见 E OS模拟验证方式 图 5:I C常见 E OS/ESD测试项目 综上所述 , 当 产线发生 E OS/ESD失效时 , 应该从哪些方面进行分析及改良 ? 我们通常建议客户参考以下流程 进行: 1 . 针对失效 I C进行 电性 及物理失效分析 , 确认其物理失效现象 (失效点对应的电路位置及失效的物理深度),配合现场失效信息收集, 初步推断 E OS/ESD失效模型 ; 2 .针对 E OS/ESD无法判断的情况 ,对相关 I C或系统 进行 E OS/ESD模拟试验 , 验证其电压 、 电流耐受等级 , 并针对失效芯片执行 失效分析,对比实际失效状况,归纳真因及梳理改善方向; 3 . 探测现场容易发生 E OS/ESD的位置 (例如使用 E SD Event Detector或高频示波器 ),针对产线应用进行改良。 表2:IC常见EOS/ESD失效来源 广电计量 集成电路 失效分析实验室 , 配备完善的 EOS/ESD/RA等测试设备及完整的失效分析手法 ,拥有经验丰富的材料及电性能可靠性专家,可以针对 I C进行全方位的失效分析及 可靠性验证方案的设计与执行。
  • 2022-4-28 06:24
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    ​ 此内容由EEWORLD论坛网友copper_hou原创,如需转载或用于商业用途需征得作者同意并注明出处 现今随便走访国内的一家电子制造工厂,当你问他们是否了解静电防护。相信大部分都会给予肯定的回答,而且还会列举一二自己工厂所采取的一些具体的静电防护措施。这种局面是过往将近20年的时间里,多方力量促进电子制造工业静电防护的综合成果。 而随着静电防护在各电子制造企业的实践中,企业也提出了不少针对静电防护的具体问题,甚至于对静电防护的总体认知产生了很多问号、怀疑。其中常被提及的问题之一,工厂都了解人体高静电会对电子器件(以各种IC为主)构成危害,这种普遍认识没有问题。但是大部分的电子企业很难形成静电防护与生产良率或品质损失的关联认知。那么,是否人体一旦静电不受控,裸手触摸静电敏感IC,就会导致IC损坏么?而事实上,确实有企业验证过,很少有发现IC(HBM-200V)损坏,即使是人体静电达1000V。 ​ 图1.带高静电的人员裸手触摸静电敏感的IC管脚,就会导致IC损坏么? 要回答好这个问题,就需要深入到了解IC器件ESD失效机理的层面上。例如IC器件中常见的MOS(Metal Oxdide Semiconductor)管,其主要ESD失效机理是电极绝缘层(电介质层)在遭受过高的静电场作用下发生击穿,瞬间产生大ESD电流导致绝缘层发生热损坏,从而导致IC的原有设计功能失效。 ​ 图2.典型的IC ESD失效机理(源自LEAN ESD) ​ 图3.典型的IC ESD失效症状-电介质击穿(出处:Infineon-Germany) 此时,我们再拿图1的ESD情形与图4做对比,两者的主要差别在于人体对IC接触放电时,IC是否有管脚处于接地状态。而此差别就导致了IC中的静电敏感结构(如电极绝缘层)经受的ESD风险差异(绝缘层的静电击穿)迥然不同,图4显著高于图1(见诸于LEAN ESD早前的文章中)。 ​ 图4.带高静电的人员裸手去触碰有管脚接地的静电敏感IC,会导致IC损坏么? 如果作以粗略的比喻以方便理解,我们通过图5与图6的示意效果,可以大致得出人体对无管脚接地的IC接触放电(图5),放电路径短,ESD转移的静电荷量(意味着电能量)就低;而有管脚接地的IC(图6),在受到同样的人体接触放电情形下,放电路径要长很多,ESD转移的静电荷量(意味着电能量)也就高很多,所造成的ESD损坏风险也就高出很多。 ​ 图5.带静电的人体对孤立的IC管脚接触放电情形(源自LEAN ESD) ​ 图6.带静电的人体对有管脚接地的IC接触放电情形(源自LEAN ESD) 同样的情形,对于PCBA(Printed Circuit Board Assembly,印制电路板组件)也有类似的效果,有接地的PCBA,在遭受人体的静电放电,ESD失效风险显著升高。 ​ 图7.带静电的人体裸手触摸接地的PCBA的ESD情形(源自LEAN ESD) 纵观电子工业的ESD防护,我们还可以找到更多的相关或类似印证。比如,IC器件的ESD保护设计测试方法-HBM,就是对IC的管脚两个一组组合进行ESD测试,而其中必然有一个管脚是接地的(这样更能反映严重化的ESD条件)。 ​ 图8.元器件的HBM ESD测试设置(ESDA-JEDEC JS-001)(源自LEAN ESD) 又比如,追溯电子设备执行系统级(System-Level)ESD耐压测试的行业背景,就是人员在普通办公环境下触摸到或靠近工业电脑的主机某个部位后,引起主机重启,而此时的电脑主机处于通电的工作状态,内部的电子设备也就通过设备电源线实现了接地。换言之,如果此时的电脑主机拔掉电源线,可能就是另外一种现象了。 于是,我们对于电子工厂的ESD防护就产生了一个新的进阶认知,就是IC或PCBA一旦有接地的情形,此时的电子器件ESD失效风险(包括人体静电放电、机器设备静电放电)就更高,相应的ESD防护措施就需要加强。 而相比之下,电子器件未有接地的情形,人体触摸器件,虽然人体的高静电不是那么容易导致电子器件发生失效,但我们却绝然不可放松人体的静电管控。因为这时就涉及到另外一种电子器件ESD失效的模型-CDM(Charged Device Model,器件带电放电模型)。简单可以理解为,带静电的人体触摸到电子器件(如IC),就很可能使它带电较高的静电压,而接下来人员将器件放置于接地的导体表面上时,更为严重的ESD-CDM就发生了。 ​ 图9.带高静电的人体裸手拿IC去触碰接地导体的ESD情形(源自LEAN ESD) 电子工业的ESD防护让外人有时看,她是那么简单(无非低静电材料、接地、离子化静电消除等),但要切实在每个电子制造工厂去落地执行到位,最终预期实现ESD防护投入赢得有效的价值回报收益期望,确是一项综合、复杂而又有技术难度的工程,离不开大量的点滴切实积累,包括技术应用、生产实践、技术验证、工程分析、运用改进等等。终究要让技术落地生根,步步为营,扎实做起,不断努力前行,方可前景可期。 ---end--- ​
  • 热度 9
    2022-3-30 15:41
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    生产制造实践技术随谈-检视工厂当前的人体静电压评测方法
    当今的众多门类的微电子产业都需要有效管控其生产工厂中静电导致的生产不良率与品质可靠性问题,包括集成电路制造(晶圆制造与芯片封测)、平板显示制造(前段TFT Fab、中段LCD成盒组装/OLED封装、后段显示模组组装)、MEMS(前段晶圆制造与后段器件封装)等等。 以工厂中人体静电导致的微电子器件的问题为例(Human Body Model,人体静电放电模型),让我们一起检视人体静电分析与管控人体静电相关的技术性认知与实践方法的各个具体方面。 下图为人体静电导致SMD LED静电失效风险的最典型(最常见、最高风险导致器件失效)的情形,即人体直接触摸SMD LED(手机LCD屏幕采用的背光源,ESD敏感度相对较高)管脚进行放电。 图1,人体静电对SMD LED器件放电的简化电路 基于此种条件下LED的静电失效机理(正向导通静电放电),人体放电产生的放电电流幅值越大,此SMD LED电性失效的风险就越高(一般SMD LED的最大工作电流幅值几个毫安)(LCD屏幕模组工厂中LED的静电损坏常称为“死灯”-即通低电流不再发光); 于是,要有效保护SMD LED不会被操作人员身体上的静电放电“打死”,就必须将工作中操作人员的人体静电压管控得足够低(由LED最大承受电流*人体皮肤电阻确定)。 那么,工厂中的静电防护实践中,必须要做的就是如何检测出人员真实的人体静电带电水平,也就是检测人体静电的有效方法从而确认工厂当前的人体静电管控措施是否足够有效。 现实的情形是,相当多数的电子制造工厂采用的人体静电压检测方法,都是基于国际行业ESD标准(美标ANSI/ESD S20.20、欧标IEC 61340-5-1)的测试方法,也就是借助于CPM(Charged Plate Monitor,静电充电板测试仪)设备,具体见下图, 图2,采用CPM测量人体静电带电量-静电压的做法(来源:美国Prostat公司) 那么,这种检测人体静电(得出静电压)的方法是否真正可以做到无失真地反映出人体的静电带电量?如果人体静电的检测方法存在失真,必然会对工厂的人体静电管控的技术性分析、判断等造成一定的干扰或误差影响。 只要你了解CPM设备测量静电压与其充电板的电容参数,基于基本的物理分析,便可以得出明确的判断: CPM通过其充电板与人体串联,即将人体的静电并联了一个对地20pF左右的电容,则由此得到的“人体静电压”必然显著低于人体原本的静电压(人体静电荷量/人体对地电容)(人体对地电容一般在100pF左右),即,CPM方法测量人体静电压得到的数据会显著偏小失真。 图3,CPM方法测量人体静电压的失真分析-并联20pF的电容 那么,如何才能实现无失真的检测人体静电带电的目的? 其实,有了上图CPM方法检测人体静电压的物理分析图,就很容易得出无失真的检测方法,即消除静电压测量仪器的并联电容影响,也就是用非接触式的静电压仪表测量人体皮肤(如手掌)的静电压即可。 图4,人体静电的无失真测量方法-非接触式静电场/静电压测试仪 所以,通过以上人体静电对SMD LED的放电机理与人体静电压的检测方法分析,电子工厂静电防护实践中的其他内容还有很多,也都有必要重新检测工厂当前的做法是否合理,是否存在偏差的地方。
  • 热度 4
    2022-3-26 11:33
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    随谈芯片设计公司研发实验室的静电防护问题
    1. 芯片设计公司研发实验室的工作内容简介: 芯片设计公司一般都有自己的芯片研发实验室,主要为公司的芯片进行各种验证测试,包括芯片自身的性能测试、芯片在各种电子终端产品上应用的仿真测试,以及向芯片客户提供芯片的失效分析等技术支持。 芯片研发实验室里的设施主要包括进行芯片测试的工作台、测试设备以及电子维修的工位。 2. 芯片研发实验室会有高静电的情形么? 芯片研发实验室里的工作相比于电子工厂的生产线,自动化程度非常低,各种测试项目基本全部靠工程师手动操作来完成各种测试平台的搭建、调试等。 芯片设计公司的每个工程师基本都要负责数个工位的测试项目,由此,工程师在实验室里工位上以及工位间的走动就会很频繁,这样,工程师人体上的静电(如果不做特别针对性的控制)时常就会很高。 表1,几种常见的人员活动中的人体静电带电行业调查数据 实验室的环境湿度对实验室内工程师的走动及各种手动操作(测试连接插装与拆解)的静电带电有着直接的影响。以华南地区的广州、深圳等地的一年环境湿度统计结果而言,每年一般都会在12月前后10多天的相对湿度降至20% RH左右。据此可以推断,国内几乎全部地区每年都会有中低湿情况致使实验室内的静电会比较高。 3. 静电会给芯片研发实验室的测试造成什么影响? 静电是如何对芯片构成危害的,参见前述的文章《概说静电对微电子产业的影响》。 一是工程师人体上的静电,在工程师走到各测试工位上操作测试平台时(尤其是靠近或接触测试平台的电气管脚部位),就构成了典型的人体静电放电情形。生活中,每个人都有冬天里触摸金属门把手或车门被静电电击的多次体验。而对于测试平台上的各类芯片(包括芯片公司的产品),在人体静电完全不受控的工程师手部触摸到其电气管脚时,势必会产生很高强度的放电电流。这种强放电电流,一方面可能直接导致测试平台上的电子元件失效,同时,另一方面也会对进行中的测试产生显著的干扰(也就给芯片的测试结果带来干扰,这一方面反而是芯片验证测试更为关注的)。 图1,芯片研发实验室测试工位工程师人体静电操作测试平台的静电放电原型 二是测试工位中的高静电源带来的影响。以工位的台面为例,如果选用一般的塑胶质表面,则在低于55%RH中低湿的环境条件下,工位的台面上就会时常出现高静电带电的情形。 图2,高静电工作台面上操作芯片测试平台连接插拔过程的静电放电风险原型-芯片测试电路板对测试设备发生静电放电 图3,高静电工作台面上芯片测试电路板焊接维修过程的静电放电原型-芯片测试电路板对接地的电烙铁放电 4. 芯片研发实验室的静电防护方案 基于芯片研发实验室的主要静电来源与高静电风险的操作,针对性的静电防护方案主要包括三部分: 一是实验室内工程师的人体静电必须采取有效的控制措施,可以采用静电手腕带接地系统(首选),也可以辅助采用静电鞋_静电地板系统(可靠性与可行性相对较差)。 二是实验室内各测试工位的工作台面,应避免采用绝缘材质(容易产生并累积高静电),可采用铺装静电防护台垫,实现静电防护工作台面,这样就消除了测试工位中最主要的静电来源。 三是个别工位采取特定的静电防护措施。例如,测试平台中涉及到操作大尺寸的绝缘部件(塑胶外壳、膜材等),就需要加装离子化措施,来中和消除这些物料操作过程产生的高静电。 综上所述,芯片研发实验室各工位的静电防护措施,主要包括以下部分: 1) 工位的静电接地系统,供工位的静电防护台垫、人体手腕带系统以及静电地板进行接地连接。静电主地首选实验室内合格的电气设备地; 2) 工位的静电防护工作台面,表面电阻 1E4 欧姆),具体可参照行业标准ANSI/ESD S20.20或IEC61340-5-1关于静电防护台面的技术性要求; 3) 人体静电接地系统,首先工程师佩戴静电手腕带实现人体接地的做法; 4) 离子化静电中和消除措施,主要针对于工程师操作中易于产生高静电的测试工位。 图4,芯片研发实验室工位的静电防护架设方案
  • 热度 7
    2022-2-21 16:28
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    芯片封测工厂中自动化测试设备中的静电CDM ESD导致的芯片电性失效简介
    关键词: ATE,Automated Test Equipment,自动化测试设备 CDM,Charged Device Model,至微电子器件带静电后,与接地的导体发生接触,而产生的剧烈静电放电事件 Field-Induced CDM,静电感应方式使电子器件带静电的CDM情形 ESD,Electro-Static Discharge,静电放电, 芯片封测工厂中末段的许多自动化电性测试设备(ATE,Automated Test Equipment:涉及DC参数测试、open/short测试、functional测试、烧录等)都存在共同的ESD失效风险:处于高静电带电状态的IC接触到测试机的测试pin发生剧烈的静电放电,产生快速放电脉冲冲击IC内部器件结构,并导致相应的电性参数失效。 芯片在ATE设备上是否会产生电气失效,主要取决于: 1.芯片的ESD敏感等级(也就是芯片能够承受的最大CDM电压水平); 2.芯片在ATE设备中的最高静电带电水平(取决于的芯片的封装材质与ATE设备的自动化设定技术条件)。 关于芯片封测工厂的ESD失效问题,现实中代表性的ESD现象主要包括: 1.同一批生产的芯片在不同ATE设备上的电性不良率呈现差异(表明不同ATE设备的ESD防护有效性存在差异); 2.同一批生产的芯片经过ATE测试会比未进行ATE测试的出现较高的电性不良品(充分表明ATE设备的ESD防护不到位); 3.ATE设备测试判定为良品的芯片再次进行ATE测试仍会再次出现电性不良品(表明前面的ATE设备在测试座取出芯片发生了ESD失效,或后面的ATE设备的ESD防护不到位)。 芯片在ATE设备中的静电带电来源,主要包括: 1.搬运robot真空吸嘴取放芯片在芯片绝缘封装壳体上累积静电; 2.芯片在test socket中loading/unloading过程,导致test socket的芯片导向部件累积静电。 解决芯片在ATE设备中的ESD失效,关键在于芯片在自动取放过程中的静电带电水平是否可以控制到位,具体可以通过ATE相关取放机构的ESD改造及芯片在测试座区域的取放过程的离子化静电消除等技术手段来实现。 附件:微电子器件的(Field Induced)CDM ESD敏感度评测方法
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