标签: 等长

如图所示，具体操作步骤为 1、先用鼠标选中要调整的差分线，选中后线的颜色会有变化 2、再点击图示左边的快捷按钮，此时会弹出相关的调整选项，选好你需要的选项 3、鼠标放在刚才选中的线上拉出一个方框，方框内就会显示线的形状变化，再次点击鼠标后，就会把线绘制成右边的曲线形状 4、注意：如果操作第三步时另一根线也还是跟着动，此时点击鼠标右键，会弹出一个选择单根走线的选项，选择后可以只调整单根走线 5、还有比较复杂的走线约束器的设置，我没有研究了下没有设置，比较麻烦，以上就是一个简单的调整走线长度的设置。 PS： 如果文章对你有帮助，那真是我的荣幸，你的点赞和分享就是对我最大的支持。

申明： 因各方面原因，如文档有写的不对之处，还请各位大爷指 点与包涵。 有些资料信息是网络得来的，如果有资料涉及知识产权方面问 题， 请与我联系。 欢迎转载，请注明出处，谢谢！   叠层看完了，下边就是信号分析，这是这个板子的重点部分，我将 会把差分线通道的细分成一个个单独的元素来分析 （因不是做信号分析的，不能仿真做到量化分析，只能定性分析， 就算以后遇到这类问题，可以做到有印象，要注意哪些方面）   通道三元素：走线，过孔，焊盘 走线： 一：阻抗 图5 图6 如图5 图6所示：差分线阻抗为100 Ohm   线宽线距：5-6.5-5（mil）   在这里就有一个问题了，因为在相同的铜厚，介质厚，参考层情况 下，不同的线宽线距能得到相同的阻抗值，应该怎么选择线宽线 距，从哪些方面来考虑？ 下列因素可以做为参考（分先后顺序）： 1：BGA出线 2：PCB生产工艺情况（如设计的线宽太细了，不能生产或良率不高） 3：差分线本身因素（差模阻抗，奇模阻抗，偶模阻抗，从这些方 面来考虑线的反射与串扰） （《信号完整性分析》中有讲到这些概念与应用）   有差分，分开就是单端阻抗了 ，如图6所示， 单端阻抗为 7.5mil50 Ohm top bottom                    7mil 50Ohm  inner layer 在相同的铜厚，介质厚，参考层情况下，线宽确定后，单端阻抗， 具有唯一性 在这有个问题，什么情况下在上边情况都确定的情况下，单端阻抗 还会有变化？   二：等长（时序控制） 等长控制可以说是，差分线中最重要的控制手段，高于阻抗控制。   等长没控制好，可能会出现收包问题，也可能因共模信号原因，搞 的EMI问题。（理论上的单一元素考虑问题点） 等长可以分为： 1:整条通道的等长控制 2:整条通道中的某段走线的等长控制（一定走线长度下的，允许误 差值（差分线拐角时引起的不等长））   等长这东西没什么好说的，很直观。 差值一般是5 10 20mil这些数值了，如果在有时间与空间的情况 下，数值可越小越好了   因为等长控制，要会引发一个新的问题，差分线的耦合的情况，如 图7所示的 红箭头所示，看看TI是怎么处理差分线耦合变化的                                           图7 如图7所示的红箭头所示，在耦合发生变化时，Ti把差分线，单独的看成了一个单端的线来对待的     走线就分析到这里了，这板子上关于走线还有一些小细节，可以借   鉴的：   1：在线宽发生变化时，能够平滑过渡   2：在线与焊盘连接时，也按非紧耦合时，按单端阻抗控制     好了，走线就分析到这样了，后边是VIA的分析。

作者：吴均  一博科技高速先生团队队员 关于等长 第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。   不知道从什么时候起，绕等长成了一种时尚，也成了PCB设计工程师心中挥不去的痛。需要等长设计的总线越来越多，等长的规则越来越严格。5mil已经不能满足大家的目标了，精益求精的工程师们开始挑战1mil，0.5mil……还听过100%等长，没有误差的要求。   为什么我们这么喜欢等长？打开PCB设计文件，如果没有看到精心设计的等长线，大家心中第一反应应该是鄙视，居然连等长都没做。也有过在赛格买主板或者显卡的经验，拿起板子先看看电容的设计，然后再看看绕线，如果没有绕线或者绕线设计不美观，直接就Pass换另一个牌子。或许在我们的心中，等长做的好，是优秀PCB设计的一个体现。   做过一个非正规的统计（不过一博每年上万款PCB设计，我们的采样基本上也可以算做大数据了），稍微复杂一点的高速板子，绕等长要占据总设计时间的20%~30%。如果等长规则更严格，或者流程控制不好，做了等长之后再反复修改，这个时间还会更多。   2、那些年，我们一起绕过的等长 培训的时候，我们经常会玩一个游戏，游戏的名字叫做：那些年，我们一起绕过的等长……   说到等长要求，先说说什么是“裕量”哈。“裕量”是设计时保留的安全间距，百度百科的解释更简单：多出来一部分，就称之为裕量。到底要多多少，什么才是安全，那就见仁见智了。每个人的安全感不同，对“裕量”的定义就不一样。但是在时序设计的时候，有一个现象比较普遍，那就是裕量层层放大，比如产品经理可能要求等长范围是±100mil，项目经理可能就会更严格到±50mil，然后到具体的实施工程师，可能就变成±5mil了。碰到一些“安全感”不足的工程师，那就恨不得是完全等长，没有偏差。   所以，后面的讨论里面，我们不会太多纠结在等长到底是10mil还是±5mil，我们集中精力来看看哪些等长是没有必要的，哪些等长反而破坏了系统的时序设计要求。   大家可以直接回复本帖，列举下自己做过的，或者认可的等长设计要求，格式如下：DDR3-1600，要求同组数据线与DQS等长范围是±5mil，地址\控制\命令信号与CLK等长±25mil ……   时序设计这个话题会持续比较长时间，这篇文章先收集大家的观点，然后针对大家的观点来思考后续文章的构架，先谢谢大家的配合。