tag 标签: 高速串行

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  • 热度 3
    2018-9-21 15:08
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    CEI-25G-LR是OIF协议组织下面的通用电气输入输出标准,LR是long reach的简称,可以作为CEI下面的长距离板上传输,所以目前用在背板上,某些点和802.3bj的100G-BASE-KR4是通用的。应用框架如下图一所示。 基本特点如下: 1、差分阻抗100ohm; 2、Baud rate is within the range from 19.90 Gsym/s to 25.80 Gsym/s. 3、Capable of driving up to 686 mm of PCB and up to 2 connectors. 4、does not have any requirements for specific data patterns (i.e. 8B/10B, 64/66B, SONET scrambling, stream cipher, raw data, etc.) 首先,该协议对通道定义的比较清楚,除了芯片外的都是通道。通道可以允许的PCB长度大致为27inch且还可以包含2个连接器。27inch的PCB长度对于25Gbps信号来说可能是理论值,实际情况还是要看具体的损耗,所以接下来需要关注的就是到底要看哪些具体的指标,见下表。 上面有测试的参数,也有需要借助软件计算的通道参数,不管测试还是计算,都还是老要求,无非就是插损、回损、串扰及插损偏离度等。 插损要求: 注意也是两根,不能过长,但也不能过短,过短也是不行的,前面有问过为什么。 回损要求: Fitted Insertion Loss 要求 : ILD插损偏离度要求: ICN要求: 都是公式,看出数学的重要性了吧,真后悔当初没有学好数学啊。 主要的参数就在这里了,篇幅有限,我们只介绍最重要的内容,感兴趣的朋友们可以好好研究下详细协议。
  • 热度 2
    2018-8-31 17:20
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    CEI-28G-VSR是OIF协议组织下面的通用电气输入输出标准,在前面的 高速先生带你看协议之10Gbps标准组织 里有介绍过关于OIF组织,大家可以再了解下。 目前的25G、28G光模块主要应用的就是CEI-28G-VSR协议,所以这个协议应用还是比较广的,如下是这个协议的一个简单特性。 我们可以看到的比较明显的是它不是一个特定的速率,而是从19.6Gsym/s到28.1Gsym/s的一个范围,注意到这个单位不是Gbps而是Gsym/s,这个是波特率的单位,其实波特率也可以理解为速率,只是表达方式不一样罢了,一般我们习惯把速率的单位用bps表示,而波特率喜欢用sym/s来表示,就是一个单位的区别而已。其次从上面还可以看到一个有用的信息是他可以支持最短4inch的主控板另加一个2inch的模块板走线,这个线长只是参考,更靠谱的当然还是要看它的通道损耗定义。如下为主控板及模块板的测试点定义,另外还包含了夹具板的定义。 各测试点的要求如下所示。 上面几个表最主要的特性就是对TP1(1a)和TP4(4a)进行了定义,当然共同点都提到了公式13-19,如下: 对应的回损曲线如下图所示。 看来看去好像都只有回损及模态转换的指标,这些都不是重点,最关键的指标在下面。 可以看出整个通道的插损建议在10dB内,如下为插损模板公式及曲线。 这个只是整个通道的一个建议插损值,通道只要符合这个损耗,从长度来考虑应该问题就不大了,但同时还是需要满足回损及模态转换要求的,篇幅有限,最重要的就先介绍到这里了。
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    2014-12-15 14:25
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    作者:王萍  一博高速先生团队成员     经常有设计工程师纠结着,串行链路中的外接AC耦合电容放驱动端还是接收端好?接2个会有什么影响啊?   我们首先从ac耦合电容的作用切入。一般使用AC耦合电容是为了提供直流偏压。直流偏压就是滤除信号的直流分量,使信号关于0轴对称。   从这个作用看,其实理想电容应该可以放在通道的任何一个地方。做过仿真的工程师也发现仿真结果确实如此。   可是实际电路中的电容并非理想的,有寄生电感的存在,而且焊盘和换层过孔都是阻抗不连续点。那么非理想电容带到仿真里,电容的位置也没有影响吗?我们用2.5G信号来仿真,全通道长度5500mil,ac耦合电容分别距离驱动端和接收端500mil。     上图是电容靠近接收端,下图是靠近发送端,显然电容靠近接收端眼图质量更好。为什么呢?个人认为可以将非理想电容看成一个阻抗不连续点,如果靠近接收端放,相同的反射系数下,信号经过通道衰减之后再反射会比一开始就反射的能量小。所以大多数的串行链路都要求靠接收端放。   有人又问了,可是为什么PCIE是要求放发送端啊?其实仔细看PCIE规范是说如果是两块板连接时,要发在发送的那块板上。如果发送接收在同一块板上,那么就随意吧。   AC耦合电容还有另外一个作用,就是提供过电压保护。所以更多的要求是靠近连接器放置,USB, SATA都是这么要求的。   如果通道中接2个AC耦合电容又会怎样呢?       上图是一个电容,而下图接了两个。明显眼图margin变小了,这也是由于多了一个阻抗不连续点,引起了不必要的反射。   最后,总结一下ac耦合电容摆放注意事项:   1,按照design guideline要求放置   2,没有guideline,如果是IC到IC,请靠近接收端放置   3,如果是IC到连接器,请靠近连接器放置   4,尽可能选择小的封装尺寸,减小阻抗不连续     “看得懂的高速设计”是一个自媒体品牌,由一博科技出品。我们用最浅显易懂的方式讲述高速设计的理论与案例。有问题,请微信与我交流,或回复本文。 微信公众号:一博_看得懂的高速设计
  • 热度 24
    2013-3-29 10:39
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      为了回馈广大朋友对一博的支持与厚爱,一博将于2013年4月9日在上海举办 “高速高密电路设计的挑战与仿真解决方案” 研讨会。 (一博科技拥有全球最大的专业PCB设计团队,专注高速PCB设计、信号完整性仿真和电源完整性仿真、EMC设计和DFx设计)   研讨会专注于高速高密电路设计、信号完整性仿真分析(SI)、DFM领域。 您将了解到: 高速PCB设计领域的前沿技术和发展,以及在实际产品应用中,SI能协助大家解决什么问题,如何考虑PCB设计中的DFM问题。    研讨会针对高速高密、DFM、SI展开以下相关专题的讨论:  高性能PCB设计  从同步开关噪声来优化电源设计  高速串行总线设计和仿真详解  PCB设计的DFM考虑  小型化设计的实现与应用   我们真诚邀请所有关注电路信号完整性,高速PCB设计仿真技术的管理人员、工程师和研究人员现场免费参与我们的活动。   会议日程安排: 2013-4-9 高速高密电路设计的挑战与仿真解决方案 13:30-13:45 登记 13:45-14:25 高性能PCB设计 14:25-15:10 从同步开关噪声来优化电源设计 15:10-16:00 高速串行总线设计和仿真详解 16:00-16:15 茶歇 16:15-17:00 PCB设计的DFM考虑和实例剖析 17:00-17:30 小型化设计的实现与应用 17:30-17:45 总结,问题答疑,抽奖环节   时间:  2013年4月9日             地点: 上海博雅酒店(一楼A+B宴会厅) 参与方式:  免费 报名联系: 张宏 TEL: 021-50807706            E-mail: sh@pcbdoc.com  Mob: 13391203683             MSN: zhangh@pcbdoc.com   
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    2011-6-8 16:20
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        我们的年度大戏——泰克春季创新论坛(简称 TIF )于 4 月 26 日在深圳隆重举行,没有亮丽的 Show girl ,没有令人激动的抽奖,有的只是浓厚但不失轻松的技术研讨气氛。来自美国和中国大陆的泰克技术专家和与会的工程师交流了各种 高速串行技术以及标准 (包括 USB 3.0 、 PCI Express 3.0 等)的测试测量趋势,研讨了使用泰克优秀解决方案的各种技术问题和细节。   以下这段视频全面扫描了当天论坛现场所有泰克展台的丰富产品和解决方案,并记录了泰克美国资深专家、中国AE们与中国工程师的演示、互动过程精彩花絮。工程师帅哥和美女在这里是绝对的主角,找一找有没有你自己和熟识同事的身影?抑或我们的哪位AE和客户经理你似曾相识啊?呵呵~ 同时,我们还特意制作了一段视频,其中泰克的客户、合作伙伴(包括全球IT测试和验证咨询机构百佳泰、嵌入式系统开发工具领先提供商Total Phase)以及专业媒体代表畅谈了他们参加本次创新论坛的感受。另外,称为“泰克HSS技术权威”、目前担任技术解决方案的市场经理Sarah Boen女士等泰克中外技术专家,也面对镜头解读和阐述了高速串行的最新技术和解决方案以及来到深圳参加本次创新论坛的感受,不容错过哦!  
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    高速串行信号测试深入浅出谈高速串行信号测试(二)2010-05-2711:25继“深入浅出谈高速串行信号测试(一)”获得大家鼓励后,也有网友以及来自客户拜访中对于抖动的提问,使我萌发了写下篇的念头。在这篇博文中我们深入讨论一下高速信号中最主要的方面――抖动。在上一篇中我们知道现在数字电路发展的趋势是并行向串行发展,而串行速率也在不断的提高,下图是流行的串行总线发展趋势图:图:高速串行总线发展趋势抖动的定义:“信号的某特定时刻从其理想时间位置上的短期偏离为抖动”。参考:BellCommunicationsResearch,Inc(Bellcore),“SynchrouousOpticalNetwork(SONET)TransportSystems:CommonGenericCriteria,TR-253-CORE”,Issue2,RevNo.1,December1997分析一下抖动的定义,有两个要点:抖动是时间的误差;抖动是实际与理想之间的误差。因此,在测试抖动的时候,我们需要明确这是一个时间量的测试;并且需要找到与之比较的理想信号。越来越快的数据率意味着承载信息的比特位的时间长度(UnitInterval)会越来越短。对于1Gbps的LVDS信号,100psPk-Pk的抖动也许不算什么;但是对于PCIEGen2.0,100pspk-pk的抖动意味着会占据一半的UI。……
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    高速串行信号的测试深入浅出谈高速串行信号测试(一)2010-03-0514:14记得大概在6年前,随便翻阅一本计算机相关杂志,看到一则硬盘的广告,什么品牌记不得了,印象最深的就是它所宣传的新技术-串行总线。当时我还没有接触高速数字电路方面的知识,脑子里还是传统的教科书式的关于数字电路的概念:串行,或是异步串行总线,无外乎RS232、RS485等。居然串行构架的传输效率高过于并行的系统,简直无法想象。回头看看这几年市场热点和技术革新,在对照自己第一次接触“串行”时的愕然,不禁莞尔。这篇小文章就是自己对关于高速串行数字电路设计、测试的知识体系的一个梳理。特别是在Tektronix负责HSSD(HighSpeedSerialdata)测试产品的支持之后,从日常接触的客户中,了解到很多具体的应用和实例,在一定程度上讲,我们就像小蜜蜂一样,在不同的客户中间,传播着HSSD设计、测试的理念和经验。这篇小东西包含了涉及HSSD各个方面的内容,有谈到基本的原理、测试的方法、时下比较流行的技术,以及常见的故障信号以及解决方案。希望这篇小东西能在日常繁琐的工作之余,作为一盘“小甜点”,给大家带来内心那一份久违的、轻松愉悦的微笑。一、高速串行总线基本知识并行总线之所以在高速传输上被串行总线取代的原因就在于:第一,系统时钟的瓶颈;第二,总线间的串扰。要达到上Gbps的传输速率,对于并行总线而言,势必时钟频率要达到GHz,就算是使用DDR方式,其系统时钟频率之高,在板级分布之困难,使得我们望而却步。而动辄几十条走线等长……
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    基于高速串行BCD码除法的数字频率计的设计……
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    浅谈微带线的损耗……