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高速先生的一个“双蛋”福利。12月26日-27日，只要您关注中国最浅显易懂的高速设计自媒体的微信公众号：一博_看得懂的高速设计。您即可申请一本 PCB设计指南书。书名：《Cadence 印刷电路板设计——Allegro PCB Editor 设计指南》。共有十个名额。明天公布哦！赶紧来申请吧！     高速先生派送圣诞福利！12月25日-12月27日发过消息跟高速先生说，我想要一本PCBS设计指南书（书全名《Cadence 印刷电路板设计——Allegro PCB Editor 设计指南》），即有很大机会获得该书。

作者：王萍  一博高速先生团队成员     经常有设计工程师纠结着，串行链路中的外接AC耦合电容放驱动端还是接收端好？接2个会有什么影响啊？   我们首先从ac耦合电容的作用切入。一般使用AC耦合电容是为了提供直流偏压。直流偏压就是滤除信号的直流分量，使信号关于0轴对称。   从这个作用看，其实理想电容应该可以放在通道的任何一个地方。做过仿真的工程师也发现仿真结果确实如此。   可是实际电路中的电容并非理想的，有寄生电感的存在，而且焊盘和换层过孔都是阻抗不连续点。那么非理想电容带到仿真里，电容的位置也没有影响吗？我们用2.5G信号来仿真，全通道长度5500mil，ac耦合电容分别距离驱动端和接收端500mil。     上图是电容靠近接收端，下图是靠近发送端，显然电容靠近接收端眼图质量更好。为什么呢？个人认为可以将非理想电容看成一个阻抗不连续点，如果靠近接收端放，相同的反射系数下，信号经过通道衰减之后再反射会比一开始就反射的能量小。所以大多数的串行链路都要求靠接收端放。   有人又问了，可是为什么PCIE是要求放发送端啊？其实仔细看PCIE规范是说如果是两块板连接时，要发在发送的那块板上。如果发送接收在同一块板上，那么就随意吧。   AC耦合电容还有另外一个作用，就是提供过电压保护。所以更多的要求是靠近连接器放置，USB, SATA都是这么要求的。   如果通道中接2个AC耦合电容又会怎样呢？       上图是一个电容，而下图接了两个。明显眼图margin变小了，这也是由于多了一个阻抗不连续点，引起了不必要的反射。   最后，总结一下ac耦合电容摆放注意事项：   1，按照design guideline要求放置   2，没有guideline，如果是IC到IC，请靠近接收端放置   3，如果是IC到连接器，请靠近连接器放置   4，尽可能选择小的封装尺寸，减小阻抗不连续     “看得懂的高速设计”是一个自媒体品牌，由一博科技出品。我们用最浅显易懂的方式讲述高速设计的理论与案例。有问题，请微信与我交流，或回复本文。 微信公众号：一博_看得懂的高速设计

本文作者：陈德恒 一博科技高速先生团队成员   转载请注明！     “布线空间太小啦，内层走不下了，我走一些线去表底层吧。”   “不行，这个产品要过EMC检测的。”   “你看板子上已经密密麻麻都是线，好多都做到2W了，这还没绕线呢，实在不行要加到八层板了！”   “呃…好吧，那走一些去表底层吧，但是一定要保证时钟信号和DQS信号走内层，间距一定要做到3W以上，四面要包地，包地线地孔间距不能大于100mil……”   “……”   以上的对话大家应该都碰到过吧？确实在大量的工程实践中，时钟信号是最容易出问题的。特别是在过EMC的时候，只要有问题，第一反应就是时钟。   那除去时钟信号本身在系统中占的重要地位之外，到底是什么让时钟信号如此的金贵呢？   有一种说法是时钟信号的上升沿会比数据信号陡，事实是这样的吗？     让我们来看一下MT41J256M16V80A颗粒的情况，蓝色的是DQS信号，红色是DQ信号。两条曲线完全就是重合的啊，看来时钟信号的上升沿并不比数据信号的陡嘛。   那么问题出在哪儿呢？   我们知道，时钟信号是一个脉冲信号，而数据信号是伪随机码。在较长的时间轴上他们表现出来的形态是这样子的：     “时钟信号的上升下降沿比数据信号的多！所以它的干扰大。”   好吧，可以这样解释。但是“高速先生”是不会只满足于给出一个这样的结论的。   让我们把视角从时域转移到频域。将时钟信号和数据信号做傅里叶变换后：     是的，数据信号的频谱均匀分布在5倍带宽的频带上，而时钟信号的频谱则集中在信号的倍频处。   连续的几米高的浪花可以用来冲浪，而突然的一个十几米的浪，可就是海啸了。   嗨，为了让这金贵的时钟不要酿成海啸，“攻城狮”们只能跟他拼了。     “看得懂的高速设计”是一个自媒体品牌，由一博科技出品。我们用最浅显易懂的方式讲述高速设计的理论与案例。有问题，请微信与我交流，或回复本文。 微信公众号：一博_看得懂的高速设计

    本文作者：周伟  一博科技高速先生团队成员    转载请注明！       测试点对于测试人员来说非常重要，也是非常熟悉，测试的准确性和测试点的位置密切相关，而不对的测试点将会带来不对的测试结果，从而影响对信号质量的判断。那是不是所有的测试人员都知道合适的测试点应该在哪以及测试点的重要性呢？非也非也。       任何工作都有熟练和经验之分，测试人员也不例外，对于经验丰富的熟练测试人员，在测试过程中的各种注意事项及要点自然是了然于心，但对于初级的测试人员，往往就会犯很多低级错误，比如我们马上要讲的神奇的测试点。       事情是这样的，一个朋友的DDR3系统运行不正常，于是用示波器测试DDR3时钟信号，得到的波形为非单调（图一）。什么？时钟信号非单调？那可是很严重的问题，难怪系统运行不正常，这可得找PCB设计人员。   图一       事实真是这样吗？看到非单调性的波形，首先就问朋友测试点在哪里，朋友说在前面的串阻那里。哈哈，好家伙，不用再往下问了，测试点的问题，让我们看看下面图二时钟信号的拓扑先吧。   图二       上面非单调性的波形在TP1的位置所测，现在各位应该知道问题在哪里了吧，我们通常仿真或测试都是看接收端的波形，而不是发送端的波形，而且发送端的波形因为反射的原因波形通常是非单调的，没有参考价值，所以正确的测试位置应该在上图二TP2处，我们通过仿真也可以验证下。见下图三所示。   图三       图中红色曲线是TP1处的仿真波形（非单调），灰色曲线为TP2处的仿真波形，满足要求，所以需要更换测试点重新进行测试。朋友听了后觉得很神奇，没想到错误的测试点带来了错误的结论，还将错误归咎于设计人员，看来测试的水还是很深（注：朋友为硬件工程师，第一次用示波器测试信号）。重新在TP2处测试，得到如下图四所示的波形。   图四       波形杠杠的。既然波形不错，那信号质量或者说PCB设计这块应该没有太大的问题，朋友又重新检查了软件，发现启动软件里面果然有些小问题，更新软件后系统正常运行，问题得到解决。       由上可知，测试点虽小，但如果把握不好的话就会得出完全错误的结论，如果一味朝着错误的结论去分析问题，那么结果往往会南辕北辙，钻进了死胡同。        测试点的位置，您找准了吗？          文章出自  一博科技 高速先生     转载请注明！   “看得懂的高速设计”是一个自媒体品牌，我们的微信公众号：一博_看得懂的高速设计

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