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1.基础问题 FPGA的基础就是数字电路和HDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是哪个版本的，这个是基础，多了解也有助于形成硬件设计的思想。 在语言方面，建议初学者学习Verilog语言，VHDL语言语法规范严格，调试起来很慢，Verilog语言容易上手，而且，一般大型企业都是用Verilog语言。 2.EDA工具问题 熟悉几个常用的就可以的，开发环境QuartusII ，或ISE 就可以了，这两个基本是相通的，会了哪一个，另外的那个也就很Easy了。功能仿真建议使用Modelsim ，如果你是做芯片的，就可以学学别的仿真工具，做FPGA的，Modelsim就足够了。综合工具一般用Synplify，初学先不用太关心这个，用Quartus综合就OK了。 3.硬件设计思想问题 对于初学者，特别是从软件转过来的，设计的程序既费资源又速度慢，而且很有可能综合不了，这就要求我们熟悉一些固定模块的写法，可综合的模块很多书上都有，语言介绍上都有，不要想当然的用软件的思想去写硬件。 4.学习习惯问题 FPGA学习要多练习，多仿真，signaltapII是很好的工具，可以看到每个信号的真实值，建议初学者一定要自己多动手，光看书是没用的。关于英文文档问题，如果要学会Quartus II的所有功能，只要看它的handbook就可以了，很详细，对于IT行业的人，大部分知识来源都是英文文档，一定要耐心看，会从中收获很多的。 5.算法问题 做FPGA的工程师，最后一般都是专攻算法了，这些基础知识都是顺手捏来的，如果你没有做好搞理论的准备，学FPGA始终只能停留在初级阶段上。 对于初学者，数字信号处理是基础，应该好好理解，往更深的方向，不用什么都学，根据你以后从事的方向，比如说通信、图像处理，雷达、声纳、导航定位等。 FPGA设计的注意事项 不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA，你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的一些关键设计问题。不过，你不必独自面对这些挑战，因为在当前业内领先的FPGA公司里工作的应用工程师每天都会面对这些问题，而且他们已经提出了一些将令你的设计工作变得更轻松的设计指导原则和解决方案。

  1、仅C8L、IC8L、C9L使用1.0V核电压（V CCINT ），其它速度的均使用1.2V核电压。 2、对于作为LVDS传输的Bank必须接2.5V的V CCIO ，参考数据手册表1-20。 3、左边Bank（1、2）、右边Bank (5、6)均支持True LVDS（True mini-LVDS Transmitter），差分对信号无需外接匹配电阻。对应顶部Bank（7、8）、底部Bank（3、4）是通过Single-Ended Output Buffer以及外部电阻组合成LVDS， 即Emulated mini-LVDS Transmitter，差分对信号需要外接匹配电阻。 4、LVDS接口速率高达840Mbps（Tx）和875Mbps（Rx）；DDR2接口速度达200MHz。 5、Cycolne IV支持LVDS、BLVDS（双向LVDS）、RSDS（Reduced Swing Differential Signaling）、mini-LVDS（主要用于LCD控制）和PPDS（Point-to-Point Differential Signaling）等高速差分I/O标准。 6、左边Bank（1、2）的LVDS差分引脚编号为DIFFIO_Lxxp与DIFFIO_Lxxn，右边Bank（5、6）为DIFFIO_Rxxp与DIFFIO_Rxxn，顶部Bank（7、8）为DIFFIO_Txxp与DIFFIO_Txxn，底部Bank（5、6）为DIFFIO_Bxxp与DIFFIO_Bxxn。其中：p表示“+”信号，n表示“-”信号；L表示“左边”，R表示“右边”，T表示“顶部”，B表示“底部”；xx为0-61。注意：不同型号（EP4CExx）、不同封装(如EP4CE40的F484与F780)，其可用IO引脚数量不同，0-61不会全部都有，而且有些只有p，有些只有n，使用时一定要根据型号和封装仔细引用。 7、在QuartusII中，可使用*.tcl文件对引脚进行分配和约束，点击“Tools|Tcl Scripts”，在弹出窗口中先选择文件（第一次可拷贝一个样本文件，或用“File|New|Tcl Script File”建一个新文件），然后点击“Open File”打开文件编辑、修改、保存。再次点击“Tools|Tcl Scripts”，选中文件并点击“Run”才能把引脚分配和约束信息关联到顶层模块中（如：“top.bdf”。 8、在QuartusII的引脚分配文件*.tcl中使用： set_instance_assignment -name IO_STANDARD "2.5V" -to led 将信号“led”定义为2.5V IO电平，要求其所在Bank的V CCIO =2.5V，如果V CCIO 改为3.3V，可使用缺省IO_STANDARD=3.3V，将*上述约束语句用“#”注释掉并“run”后，还要执行“Assignment Editor”，将以前的led电平约束行删除掉并保存！当然将上述约束语句改为： set_instance_assignment -name IO_STANDARD "3.3V" -to led 然后“run”一次。 9、在使用Altera FPGA的系统中，当硬件电路的某个Bank的V CCIO 修改后，必须在QuartusII中做相应的更改设置，具体方法是： 启动Pin Planner，放大FPGA引脚分配图，每个Bank边上有个小图，其中有“IOBANK_x”字符（如果没有，可在右击菜单中选择“Show I/O Banks”），右击它，在右键菜单中选择“I/O Bank properties…”，然后修改“I/O Bank V CCIO ”即可。

当前绝大多数数字芯片都采用同步流水线设计。时钟频率是同步设计中的关键参数。因为一切功能都与时钟沿相关。这种设计的简化典型结构如下图所示： 前一级寄存器的输出经过组合逻辑运算后成为下一级寄存器的输入，一个复杂的设计会被分成很多级寄存器。为了保证数据可靠的向后级传递，每一级寄存器的建立保持时间必须满足。可以说，时序分析的本质就是分析寄存器的建立保持时间。 Currently, Nearly all of the digital ICs employ synchronous pipe-line structure. One of the most significant parameters is the clock frequency, because all of the functions related to clock edge. The typical structure can be simplified as Fig1.   The output of a source register participated in combinational logic, then act as destination register’s input. A complex design will be divided to many levels. Each level’s setup and hold time must be fulfilled. We can say, the essence of the timing analysis is the setup and hold time of each register. There are three types of paths and two types of analysis run through our design. The three types of paths are clock paths, data path and Asynchronous path. The data path is easy to understand, it includes input/output of each register and the combinational logics. The clock path just like the clock wires in fig1. And the clear is one of the async path. The clock path and Asynchronous path is not as simple as we expected or at any case, even more difficult than data paths. The two types of analysis are Synchronous and Asynchronous. The Synchronous analysis focus on the relationship between clock and data path, and the Asynchronous on clock and async paths. Since the title is the basic concepts of timing analysis, the data path and related clock path is our main business. Concept 1. Launch Edge and Latch Edge Launch Edge: the edge which “launches” the data from source register Latch Edge: the edge which “latches” the data at destination register( with respect to the launch edge, selected by timing analyzer: typically 1 cycle) When analyzing a path the TimeQuest analyzer determines the setup launch and latch edge times by finding the closest two active edges in the respective waveforms. When analyzing setup and hold relationships, the TimeQuest analyzer analyzes the path against two timing conditions for every possible setup relationship, not just the worst-case setup relationship; therefore, the hold launch and latch times may be unrelated to the setup launch and latch edges. Concept 2. Setup Time and Hold Time Setup Time: the minimum time data signal must be stable BEFORE clock edge Hold Time: the minimum time data signal must be stable AFTER clock edge Concept3. Data Arrival Time Data arrival time indicate the time when the data arrive at destination register’s D input. Data Arrival Time = launch edge + Tclk1 + Tco + Tdata Concept4. Clock Arrival Time Clock arrival time indicate the time when the clock arrive at the destination register’s clock input. Clock Arrival Time = latch edge + Tclk2 Concept5. Data Required Time a.        Data Required Time – Setup: The minimum time required for the data to get latched into the destination register Data Required Time (setup) = Clock Arrival Time + Tsu a.        Data Required Time – Hold: The minimum time required for the data to get latched into the destination register Data required Time (hold) = Clock Arrival Time + Th Concept6. Setup Slack Setup slack is the margin by which the setup timing requirement is met. It ensures launched data arrives in time to meet the latching requirement. Setup Slack = Data Required Time – Data Arrival Time Positive slack means Timing requirement met and Negative means not met. Concept7. Hold Slack Hold Slack is the margin by which the hold timing requirement is met. It ensures latch data is not corrupted by data from another launch edge. Hold Slack = Data Arrival Time – Data Required Time Same as the Setup Slack, Positive means Timing requirement met and Negative means not met.  

在MAX+PlusII和QuartusII中，如果某个输入信号直接作为时钟使用（例如作为D触发器的CLK），系统在编译、综合时会自动将其作为全局时钟信号处理，导致编译/综合错误。为避免这种“假”错误出现，在设计时要注意如下两点： 1、如果该输入不是从CPLD/FPGA的专用时钟脚输入，则必须将该信号缓冲后才能送至触发器的CLK端，在MAX+PlusII中可使用一个“与门”之类的逻辑门来缓冲，在QuartusII中可使用一个“Global”来缓冲，这样，MAX+PlusII或QuartusII就把它作为普通输入来处理了。 2、如果该输入确实定义在CPLD/FPGA的时钟输入脚（如GCLK0、GCLK1等），则在设计时不要加任何缓冲电路，可直接连至触发器的CLK端。 此外，Altera公司强烈建议设计中的主时钟（如外部晶体输入）从CPLD/FPGA的全局时钟脚引入，因为这些脚内部有时钟信号的专用处理电路，如去毛刺、加大驱动能力等。

在Altera EPLD/FPGA 编程工具MAX+PlusII和QuartusII中，用到的并口下载电缆有三个版本： 1、ByteBlaster，第一代并口下载电缆，仅支持5V电源的EPLD/FPGA，只能用在MAX+PLUS II中。 2、ByteBlasterMV，第二代并口下载电缆，支持3.3V和5V电源的EPLD/FPGA，可用在MAX+PlusII和QuartusII中。 3、ByteBlasterII，第三代并口下载电缆，支持1.8V、2.5V、3.3V、5V电源的EPLD/FPGA，可用在MAX+PlusII和QuartusII中。 下载电缆并口DB25的15脚用于电缆版本识别，ByteBlaster的15脚接地，而ByteBlasterMV的15脚接电源。其实，将ByteBlaster中的LS244改为HC244，15脚改接电源，就变成ByteBlasterMV了。 ByteBlasterII的15脚也接地，但其内部电路供电不像前两种来自目标板，而是从并口控制线上“窃取”，因此可适应1.8~5V电压的目标芯片。StratixII 和Cyclone/CycloneII等FPGA的配置只能用ByteBlasterII。 此外，在MAX+PlusII和QuartusII中使用并口下载电缆要注意如下几点： 1、MAX+PlusII可用在WIN98和WIN2K/XP中，如果用在WIN2K/XP中，必须人工安装并口下载电缆的驱动程序，驱动程序位于MAX+PlusII安装目录的“drivers”子目录下，安装时在“常见硬件类型中”选择：“声音、视频和游戏控制器”。 QuartusII只能用在WIN2K/XP中，并口下载电缆的驱动程序在安装QuartusII时已自动安装。 2、在WIN2K/XP平台运行MAX+PlusII,使用并口下载电缆第一次下载时会跳出“Hardsetup”对话框，其中"Hardware Type:“中只有”No Hardware"、“MasterBlaster(USB)"和"MasterBlaster(COM)”三项，并没有并口下载电缆选项。这时可先点击”MasterBlaster(COM)“，然后就有并口下载电缆选项了（如”ByteBlaster(MV)“)。 最后提一下初学者使用MAX+PlusII经常遇到的一个问题：使用MAX+PlusII打开一个文件（gdf或tdf)进行编译时，其”“Start”按钮是“灰色”的，无法编译。这时，只有点击“File | Project | Set Project to Current File”将当前（缺省）工程与文件关联即可。