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额多年的带大背头的电视终于退休了，买了一个小米电视，不过现在的电视已经不支持以前的那种的大锅盖机顶盒了，为此80多元购入了一个奇异果TV网络机顶盒，服役一个月就因为隔一个频道是一个广告频道而彻底被抛弃了，而且动不动就会卡顿，可能这个才是它们的挣钱之道吧。 来看一看长相吧： 小盒子方方正正的并不大，直接在上图的缺口处直接大力拆除就可以打开，后盖只是通过开口的方式进行固定的。 整体只有一个板卡，并通过两个螺钉固定在上壳上。 从正面可以看到，有很多的接口，USB、网口、按键、HDMI、供电、音频、红外等等，接下来我们一起了解一下各功能部分的实现。 thgbmhg6c1lbail是铠侠（前身东芝存储）生产的8G容量的EMMC（BGA封装），进口的，目前售价20元左右； 思瑞浦的TPF632A是一款音频功率放大器，采用双通道设计，具有高保真、低失真、低噪声等特点。它适用于家庭影院、多媒体音响、公共广播等系统，能够提供强劲的音频输出和出色的音质表现。 D12503G是一款高品质的网口变压器，具有高精度、低失真、低噪声等特性，适用于100MHz至1000MHz的宽频带范围，满足各种网络传输需求，适用于各种网络交换机、路由器、网卡等网络通信设备的接口电路中，提高信号质量和稳定性。 HDMI接口进行了全面的静电防护； WIFI功能的实现是通过紫光展锐RDA5995实现的，这是一款高集成度WiFi芯片，支持高达150Mbps的数据传输速率。RDA5995集成了USB、SDIO、UART和其他接口模式支持，以高标准提供无线连接，并且能够在更远的距离内提供可靠的、低成本吞吐量。采用的26MHz的外部晶振提供精准的高速时钟； 搭载有2颗容量高达256MB的南亚NT5CB256M16CP-D1DDR3高速缓存芯片，速度为DDR31333CL9，单个价值25元左右。 而主控芯片由于大大的散热片遮挡无法辨别型号，不过可以看出是LQFP封装的，引脚非常的多，因为不管是高速缓存芯片还是EMMC芯片基本都是并行的，很费引脚。 通过对奇异果TV电视盒子的拆解和分析，我们可以看出其用料还是很良心的，1g+8G的配置在当时也是能打的，整体设计紧凑合理。其主要芯片选用了高性能的处理器、缓存和内存等元器件，确保了良好的性能和稳定的使用体验。然而，好东西弄得却是不好的服务，垃圾的电视转播，超过50%的购物频道，真是让人防不胜防，最后还是被运营商的官方的电视机顶盒所替代。

​​ ​澜起科技|MONTAGETECHNOLOGY -------------------------------------------------------------------- 企业简介 作为业界领先的集成电路设计公司之一，澜起科技致力于为云计算和人工智能领域提供高性能芯片解决方案。公司在内存接口芯片市场深耕十余年，先后推出了DDR2、DDR3、DDR4系列高速、大容量内存缓冲解决方案，以满足云计算数据中心对数据速率和容量日益增长的需求。澜起科技发明的DDR4全缓冲“1+9”架构被JEDEC采纳为国际标准，其相关产品已成功进入全球主流内存、服务器和云计算领域，占据国际市场的主要份额。 2016年以来，澜起科技与清华大学、英特尔鼎力合作，研发出津逮®系列CPU。基于津逮®CPU及澜起科技的安全内存模组而搭建的津逮®服务器平台，实现了芯片级实时安全监控功能，为云计算数据中心提供更为安全、可靠的运算平台。此平台还融合了先进的异构计算与互联技术，可为大数据及人工智能时代的各种应用提供强大的综合数据处理及计算力支撑。 澜起科技成立于2004年，总部设在上海并在昆山、西安、澳门、美国硅谷和韩国首尔设有分支机构。 发展历程 2004年5月27日 澜起科技成立，总部设在上海。 2016年起 澜起科技与清华大学、英特尔鼎力合作，研发出津逮®系列CPU。 2020年5月13日 澜起科技名列2020福布斯全球企业2000强榜第1947位。 旗下公司 澜起科技股份有限公司昆山分公司 澜起电子科技(昆山)有限公司 澜起电子科技(上海)有限公司 澜起投资有限公司 苏州澜起微电子科技有限公司 澜起投资有限公司 主营产品 内存接口芯片 澜起科技凭借其先进的高速、低功耗技术，为新一代服务器平台提供符合JEDEC标准的高性能内存接口解决方案。随着JEDEC标准和内存技术的发展演变，公司先后推出了DDR2、DDR3、DDR4、DDR5系列内存缓冲芯片，可应用于FBDIMM（全缓冲双列直插内存模组）、RDIMM（寄存式双列直插内存模组）及LRDIMM（减载双列直插内存模组），满足高性能服务器对高速、大容量的内存系统的需求。 通常，内存缓冲芯片按功能可分为三类：一是寄存缓冲器（RCD，又称“寄存时钟驱动器”），用来存储缓冲来自内存控制器的地址/命令/控制信号；二是数据缓冲器（DB），用来存储缓冲来自内存控制器或内存颗粒的数据信号；三是内存缓冲器（MB），用来存储缓冲来自内存控制器的地址/命令/控制信号和来自内存控制器或内存颗粒的数据信号，此类器件的功能可以由单颗芯片（如上述的AMB、MB芯片）实现，也可以由上述RCD和DB套片实现。采用了寄存缓冲器（RCD）对地址/命令/控制信号进行存储缓冲的内存条通常称为RDIMM，而采用了内存缓冲器，或者是寄存缓冲器（RCD）及数据缓冲器（DB）套片对数据信号及地址/命令/控制信号进行存储缓冲的内存条称为LRDIMM。由于LRDIMM对内存控制器接口的所有信号都进行了缓冲，对内存控制器而言减低了其负载，故名减载内存模组。 内存缓冲芯片是内存模组（又称内存条）的核心器件，作为CPU存取内存数据的必由通路，其主要作用是提升内存数据访问的速度及稳定性，以匹配CPU日益提高的运行速度及性能。内存缓冲芯片需与内存厂商生产的各种内存颗粒和内存模组进行配套，并通过CPU厂商和内存厂商针对其功能和性能（如稳定性、运行速度和功耗等）的严格认证，才能进入大规模商用阶段。因此，研发此类产品不仅要攻克内存缓冲的核心技术难关，还要突破服务器生态系统的高准入门槛，全球范围内能成功量产此类芯片的厂商为数不多。经过十多年的精心研发，澜起推出了DDR2到DDR5系列高速、大容量内存缓冲解决方案。目前，公司的DDR4内存缓冲产品已成功进入全球主流内存、服务器和云计算领域，占据国际市场的主要份额。 DDR5 澜起科技提供面向DDR5 RDIMM（寄存式双列直插内存模组）和LRDIMM（减载双列直插内存模组）应用的高性能、低功耗的DDR5内存接口解决方案，大幅提升了高端云计算服务器内存子系统所需的运行性能、系统扩展性和功耗效率。DDR5是JEDEC标准定义的第5代双倍速率SDRAM内存标准。与DDR4相比，DDR5采用了更低的工作电压（1.1V），同时在传输有效性和可靠性上又迈进了一步，轻松实现4800MT/s的高运行速率，是DDR4最高速率的1.5倍。 DDR4 DDR4是JEDEC标准定义的第4代双倍速率SDRAM内存标准。与DDR3和DDR2相比，DDR4在传输速率和数据可靠性上做了进一步提升（8n-bit内存预读取，最高可实现32位），并采用1.2V工作电压，更为节能。澜起科技提供的DDR4高性能低功耗内存接口解决方案面向DDR4 RDIMM（寄存式双列内存模组）和LRDIMM（减载双列直插内存模组），可提升云计算服务器及内存子系统所需的性能、系统扩展性和功耗效率。 DDR3 DDR3是JEDEC标准定义的第3代双倍速率SDRAM内存标准，相较于DDR2，提供了更高的运行效能与更低的电压。DDR3拥有两倍于DDR2的内存预读取能力（即8位数据读预取），也是现时广泛使用的内存产品规格。澜起科技推出的DDR3寄存缓冲芯片（RB）和内存缓冲芯片（MB）符合JEDEC标准。这两款芯片可分别用于寄存式双列直插内存模组（RDIMM）和减载双列直插内存模组（LRDIMM），为市面通用的服务器平台提供高速、高性能、低功耗的内存解决方案，助力云计算产业的快速发展。 DDR2 DDR2是JEDEC标准定义的第2代双倍速率SDRAM内存标准，采用了在时钟上升/下降沿同时进行数据传输的方式，支持4位数据内存预读取能力。DDR2 高级内存缓冲器（AMB）是全缓冲双列直插内存模组（FBDIMM）架构的关键芯片。澜起科技的AMB芯片性能优异并且功耗很低，可为高性能的服务器和工作站提供更好的基于FBDIMM的内存解决方案。 津逮服务器平台 津逮®服务器平台主要由澜起科技的津逮®CPU和混合安全内存模组（HSDIMM®）组成。该平台具备芯片级实时安全监控功能，可在信息安全领域发挥重要作用，为云计算数据中心提供更为安全、可靠的运算平台。此外，该平台还融合了先进的异构计算与互联技术，可为大数据及人工智能时代的各种应用提供强大的综合数据处理及计算力支撑。 津逮CPU 津逮®系列CPU是澜起科技推出的一系列具有预检测（PrC）和动态安全监控（DSC）功能的x86架构处理器，适用于津逮®或其他通用的服务器平台。津逮®系列CPU在英特尔® x86处理器的基础上集成了清华大学的DSC技术，可与澜起科技的混合安全内存模组（HSDIMM®）搭配而组成津逮®服务器平台，为云计算服务器提供芯片级的动态安全监控功能。此外，津逮®系列CPU还融合了先进的异构计算与互联技术，可为未来人工智能和大数据应用提供强大的综合数据处理和计算力支撑。 HSDIMM 混合安全内存模组（HSDIMM®）采用澜起的Mont-ICMT®内存监控技术，可为高端服务器平台提供更为安全、可靠的内存解决方案。目前，澜起推出了两大系列安全内存模组，即混合安全内存模组（HSDIMM®）和精简版混合安全内存模组（HSDIMM®-Lite），可为不同应用场景提供不同级别的数据安全解决方案。 PCIe Retimer芯片 澜起科技的PCIe Gen4 Retimer芯片，采用先进的信号调理技术提升信号完整性，增加高速信号的有效传输距离，为服务器、存储设备及硬件加速器等应用场景提供可扩展的高性能PCIe互连解决方案。该系列Retimer芯片符合PCIe 4.0基本规范，支持业界主流封装。 G M T Y 检测语言世界语中文简体中文繁体丹麦语乌克兰语乌兹别克语乌尔都语亚美尼亚语伊博语俄语保加利亚语信德语修纳语僧伽罗语克罗地亚语冰岛语加利西亚语加泰罗尼亚语匈牙利语南非祖鲁语卡纳达语卢森堡语印地语印尼巽他语印尼爪哇语印尼语古吉拉特语吉尔吉斯语哈萨克语土耳其语塔吉克语塞尔维亚语塞索托语夏威夷语威尔士语孟加拉语宿务语尼泊尔语巴斯克语布尔语(南非荷兰语)希伯来语希腊语库尔德语弗里西语德语意大利语意第绪语拉丁语拉脱维亚语挪威语捷克语斯洛伐克语斯洛文尼亚语斯瓦希里语旁遮普语日语普什图语格鲁吉亚语毛利语法语波兰语波斯尼亚语波斯语泰卢固语泰米尔语泰语海地克里奥尔语爱尔兰语爱沙尼亚语瑞典语白俄罗斯语科萨科西嘉语立陶宛语索马里语约鲁巴语缅甸语罗马尼亚语老挝语芬兰语苏格兰盖尔语苗语英语荷兰语菲律宾语萨摩亚语葡萄牙语蒙古语西班牙语豪萨语越南语阿塞拜疆语阿姆哈拉语阿尔巴尼亚语阿拉伯语韩语马其顿语马尔加什语马拉地语马拉雅拉姆语马来语马耳他语高棉语齐切瓦语 世界语中文简体中文繁体丹麦语乌克兰语乌兹别克语乌尔都语亚美尼亚语伊博语俄语保加利亚语信德语修纳语僧伽罗语克罗地亚语冰岛语加利西亚语加泰罗尼亚语匈牙利语南非祖鲁语卡纳达语卢森堡语印地语印尼巽他语印尼爪哇语印尼语古吉拉特语吉尔吉斯语哈萨克语土耳其语塔吉克语塞尔维亚语塞索托语夏威夷语威尔士语孟加拉语宿务语尼泊尔语巴斯克语布尔语(南非荷兰语)希伯来语希腊语库尔德语弗里西语德语意大利语意第绪语拉丁语拉脱维亚语挪威语捷克语斯洛伐克语斯洛文尼亚语斯瓦希里语旁遮普语日语普什图语格鲁吉亚语毛利语法语波兰语波斯尼亚语波斯语泰卢固语泰米尔语泰语海地克里奥尔语爱尔兰语爱沙尼亚语瑞典语白俄罗斯语科萨科西嘉语立陶宛语索马里语约鲁巴语缅甸语罗马尼亚语老挝语芬兰语苏格兰盖尔语苗语英语荷兰语菲律宾语萨摩亚语葡萄牙语蒙古语西班牙语豪萨语越南语阿塞拜疆语阿姆哈拉语阿尔巴尼亚语阿拉伯语韩语马其顿语马尔加什语马拉地语马拉雅拉姆语马来语马耳他语高棉语齐切瓦语 文本转语音功能仅限200个字符 选项 : 历史 : 反馈 : Donate 关闭

前面生成了test工程，用于测试DDR3。在实际下载测试前，还需要修改一下exapmle_top.ucf约束文件。以下记录了修改的要点： 一、修改文件exapmle_top.ucf的第23行，修改VCCAUX的供电电压，从2.5V修改为3.3V，如下： 二、修改文件exapmle_top.ucf的第58行，输入晶振的周期修改为20nS。电路板上设计为单端晶振，3.3V供电，频率为50M。 三、修改文件exapmle_top.ucf的第74、75行，处理两个关键信号error和calib_done所在BANK的供电电压，修改为3.3V。另外，这两个信号实际连接到了W20和W22引脚上，也需要根据硬件电路板对应修改一下，如上面76、77行。 四、修改主文件exapmle_top.v的148行时钟相关部分。这部分内容比较复杂，需要熟悉ug388的时钟及PLL部分，帖图如下 ： 上图中左侧是差分时钟输入的，先经过一个IBUFGDS原语缓冲，再接到PLL输入端。实际硬件电路板为单端时钟，不是差分时钟，这部分可以省略。PLL输出有三路，分别为CLKOUT0、CLKOUT1和CLKOUT2，前两个时钟经过BUFPLL_MCB后，生成2倍速的sysclk_2x和sysclk_2x_180，这是MCB工作的两个主要时钟。假定DDR3时钟频率为312.5M，2倍速为312.5M*2=625M。 具体修改如下 ： 上图中的汉字注释部分，对于MCB用到的几个时钟已经说明的很清楚了，右下部分是出自于ug388中的第39面。 经过以上修改， 工程test已经和实际硬件电路板对应起来了，程序可以实际下载到电路板上运行了。 test工程的具体代码分析，见后面的文章。 良子USB，20200215 专注USB3.0、FPGA、PCIE、定制UVC摄像头 QQ:392425239

一、前面通过MIG生成了DDR3的IP核，同时生成了一个用于测试的工程test 。只不过这个test工程比较晦涩，并不是所见即所得，还得经过一些隐秘的步骤，才能呈现出来。前面生成IP核后，在ddr3文件夹内生成了1个mig_39目录，以及一些文件，如下图：其中有个mig_30_readme文本文件，需要看一下。 二、打开目录mig_39，里面含有3个目录，如下： 1、docs目录，里面含有两个DDR3开发的文档UG416和UG388。这两个文档需要仔细看，所有SPARTAN6与DDR3相关的内容都在这两个文档里。需要至少看十篇。 2、example_design目录，MIG提供的测试例程test，或者叫traffic generator。这里主要就是实际测试这个test工程。 3、user_design，这个目录是用户需要集成到自己的项目中的。 三、开始创建test工程。打开如下的目录，里面根本没有test工程的影子。先找到两个批处理文件，如下 ，直接双击不行，需要在命令行下进行， 四、打开ISE14.7自带的64位命令行程序，如下： 五、输入如下DOS指令，定位在前面的目录C:\ddr3\mig_39\example_design\par下，再运行create_ise.bat文件， 六、经过一段时间，test工程成功建立。如下， 七、回头再看C:\ddr3\mig_39\example_design\par目录，test工程已经出现了，如下 ： 八、直接双击打开这个test工程，如下： 如上的test工程可以正常编绎成功。 1、上图中左侧的文件管理窗口，已经包含了.ucf约束文件，待会会进一步修改这个文件，以便和我的硬件开发板对应； 2、接下来会用CHIPSCOPE软件与实际电路板连接，观测实际的波形； 九、打开.ucf约束文件，修改了LED引脚以及时钟相关部分，再重新编绎工程，成功后连接电路板。 （具体修改部分见下一篇文章。） 十、连接成功后，直接点Trigger运行，成功如下： 十一、这里重点关注DDR3初始化是否成功的信号c3_calib_done。DDR3初始化成功，c3_calib_done信号为高；DDR3初始化失败，c3_calib_done信号为低。打开Trigger setup窗口，设置c3_calib_done为0，看初始化是否失败？程序运行后，没有触发到任何波形，说明DDR3初始化成功。 十二、进一步放大c3_p0_wr_data信号，如下，可以看到数据非常有规律，说明成功。 至此，DDR3已经正常运行了。后面，会对这个test工程详细分析。 良子USB，20200215 专注USB3.0、FPGA、PCIE、定制UVC摄像头 QQ:392425239

一、前面介绍了含有DDR3的硬件开发板，以下内容都是基于这块FGA 开发板所进行的，生成的DDR3控制器直接可以下载到硬件电路板中实际验证，观察结果，加深理解学习。SPARTAN6芯片内部含有控制DDR3的硬核MCB，这个硬核还需要从软件上进行管理，这个软件即是MIG，以下是通过MIG生成DDR3的IP核的过程。生成过程主要是通过帖图体现的，为了创建一个可以参考的实例，帖图会比较详细，适合刚入门的使用，高手可以忽略。 二、如下图：先启动ISE14.7的IP核生成器CORE Generator， 二、IP核生成器CORE Generator启动后如下： 三、在IP核生成器CORE Generator里先创建一工程，如下： 四、在C盘里创建一文件夹ddr3，文件名为corgen，如下， 五、选择硬件电路板对应的FPGA型号，在Part选项中，选择SPARTAN6，XC6SLX45，封装为484引脚的，速度等级为-2的，如下： 六、切换Generation选项中，Verilog开发语言，如下： 七、按下图找到MIG的IP核，双击打开， 八、启动MIG画面如下，点下一步， 九、创建一个新的IP核 ，名字为mig_39，如下： 十、这一步选择兼容的FPGA型号，这里不作任何选择，直接下一步， 十一、这里选择BANK3上的MCB控制器， 十二、这里设置DDR3的时钟频率，工作在667M，一半就是333.3M；DDR3的实际型号为MT41J64M16JT-125，64M*16的， 十三、这里默认的就可以，直接下一步， 十四、选择一个128位宽的双向接口，寻址方式为ROW_BANK_COLUMN方式， 十五、默认、下一步， 十六、这里选择DDR3上电后校准的几个引脚，要对照实际的硬件原理图设置，RZQ电阻选Y2，ZIO引脚选W3，使能DEBUG调试，后面就用CHIPSCOPE调试，选择单端时钟，直接点一下步， 十七、上面的硬件设置，是和我的硬件电路板对应的，如下： 十八、MIG设置总体完成了，这一步是汇总相关的信息，直接下一步， 十九、点同意，点下一步， 二十、点下一步， 二十一、点Generate生成IP核， 二十二、IP核成功生成，点Close，结束。 至此，DDR3的IP核生成完毕。 下一篇将生成的TEST工程下载到实际硬件电路板中运行一下。硬件电路板如下： 良子USB，20200214 专注USB3.0、FPGA、PCIE、定制UVC摄像头 QQ:392425239