标签: 静电放电

ESD(静电放电)是CMOS电路中最为严重的失效机理之一，严重的会造成电路自我烧毁。论述了CMOS集成电路ESD保护的必要性，研究了在CMOS电路中ESD保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD保护结构的设计要求。 1 引言 静电放电会给电子器件带来破坏性的后果，它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，CMOS电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而外围的使用环境并未改变，因此要进一步优化电路的抗ESD性能，如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。 2 ESD保护原理 ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能箝位工作电路的电压，防止工作电路由于电压过载而受损。在电路正常工作时，抗静电结构是不工作的，这使ESD保护电路还需要有很好的工作稳定性，能在ESD发生时快速响应，在保护电路的同时，抗静电结构自身不能被损坏，抗静电结构的负作用(例如输入延迟)必须在可以接受的范围内，并防止抗静电结构发生闩锁。 3 CMOS电路ESD保护结构的设计 大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD旁，I/O电路内部。典型的I/O电路由输出驱动和输入接收器两部分组成。ESD 通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。具体到I/O电路，就是与PAD相连的输出驱动和输入接收器，必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路 ESD电流，且能立即有效地箝位保护电路电压。而在这两部分正常工作时，不影响电路的正常工作。 常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。由于MOS管与CMOS工艺兼容性好，因此常采用MOS管构造保护电路。 CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS(GGNMOS，GateGroundedNMOS)。 在正常工作情况下，NMOS横向晶体管不会导通。当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收，其余的流过衬底。由于衬底电阻Rsub的存在，使衬底电压提高。当衬底和源之间的PN结正偏时，电子就从源发射进入衬底。这些电子在源漏之间电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS管损坏。 为了进一步降低输出驱动上NMOS在ESD时两端的电压，可在ESD保护器件与GGNMOS之间加一个电阻。这个电阻不能影响工作信号，因此不能太大。画版图时通常采用多晶硅(poly)电阻。 只采用一级ESD保护，在大ESD电流时，电路内部的管子还是有可能被击穿。GGNMOS导通，由于ESD电流很大，衬底和金属连线上的电阻都不能忽略，此时GGNMOS并不能箝位住输入接收端栅电压，因为让输入接收端栅氧化硅层的电压达到击穿电压的是GGNMOS与输入接收端衬底间的IR压降。为避免这种情况，可在输入接收端附近加一个小尺寸GGNMOS进行二级ESD保护，用它来箝位输入接收端栅电压，如图1所示。 图1 常见ESD的保护结构和等效电路。 在画版图时，必须注意将二级ESD保护电路紧靠输入接收端，以减小输入接收端与二级ESD保护电路之间衬底及其连线的电阻。为了在较小的面积内画出大尺寸的NMOS管子，在版图中常把它画成手指型，画版图时应严格遵循I/OESD的设计规则。 如果PAD仅作为输出，保护电阻和栅短接地的NMOS就不需要了，其输出级大尺寸的PMOS和NMOS器件本身便可充当ESD防护器件来用，一般输出级都有双保护环，这样可以防止发生闩锁。 在全芯片的ESD结构设计时，注意遵循以下原则： (1)外围VDD、VSS走线尽可能宽，减小走线上的电阻; (2)设计一种 VDD-VSS之间的电压箝位结构，且在发生ESD时能提供VDD-VSS直接低阻抗电流泄放通道。对于面积较大的电路，最好在芯片的四周各放置一个这样的结构，若有可能，在芯片外围放置多个VDD、VSS的PAD，也可以增强整体电路的抗ESD能力; (3)外围保护结构的电源及地的走线尽量与内部走线分开，外围ESD保护结构尽量做到均匀设计，避免版图设计上出现ESD薄弱环节; (4)ESD保护结构的设计要在电路的ESD性能、芯片面积、保护结构对电路特性的影响如输入信号完整性、电路速度、输出驱动能力等进行平衡考虑设计，还需要考虑工艺的容差，使电路设计达到最优化; (5)在实际设计的一些电路中，有时没有直接的VDD-VSS电压箝位保护结构，此时，VDD-VSS之间的电压箝位及ESD电流泄放主要利用全芯片整个电路的阱与衬底的接触空间。所以在外围电路要尽可能多地增加阱与衬底的接触，且N+P+的间距一致。若有空间，则最好在VDD、VSS的PAD旁边及四周增加VDD-VSS电压箝位保护结构，这样不仅增强了VDD-VSS模式下的抗ESD能力，也增强了I/O-I/O模式下的抗ESD能力。 一般只要有了上述的大致原则，在与芯片面积折中的考虑下，一般亚微米CMOS电路的抗ESD电压可达到2500V以上，已经可以满足商用民品电路设计的ESD可靠性要求。 对于深亚微米超大规模CMOS IC的ESD结构设计，常规的ESD保护结构通常不再使用了，通常大多是深亚微米工艺的Foundry生产线都有自己外围标准的ESD结构提供，有严格标准的ESD结构设计规则等，设计师只需调用其结构就可以了，这可使芯片设计师把更多精力放在电路本身的功能、性能等方面的设计。 4 结束语 ESD保护设计随着CMOS工艺水平的提高而越来越困难，ESD保护已经不单是输入脚或输出脚的ESD保护设计问题，而是全芯片的静电防护问题。 芯片里每一个I/O电路中都需要建立相应的ESD保护电路，此外还要从整个芯片全盘考虑，采用整片(whole-chip)防护结构是一个好的选择，也能节省I/OPAD上ESD元件的面积。

静电可被定义为物质表面累积的静态电荷或静态电荷之间交互作用累积的电荷。电气过应力（EOS）和静电放电（ESD）是电子行业面临的重大挑战之一。通常来说，半导体行业中超过三分之一的现场故障都是由ESD引起的。ESD导致的半导体故障表现为漏电、短路、烧毁、接触损伤、栅氧缺陷、电阻金属接口损坏等。CMOS尺寸缩小的好处在于降低功耗，提高速度，但更小的尺寸会让较薄的栅氧化层更容易在EOS/ESD情况下受到损坏。随着技术进步，尺寸不断减小的半导体芯片、较薄的栅氧化层、多个电源、复杂的芯片以及高速工作的电路，这些都会大幅提高ESD敏感性。栅氧化层厚度的减小意味着较低的电流就可能使其遭到损坏。 ESD预测是一项单调乏味的工作，因为ESD现象在微观和宏观物理层面上都会发生。ESD保护设计是IC设计人员的一大挑战。随着技术不断向深亚微米级发展，为了实现更高的质量标准，CAD流程设计验证中具有增强功能的高稳健性高级预测模型，是应对ESD所必需的。 ESD损坏通常来源于人工操作、机械臂操作和制造环境中的其它设备，也来源于封装本身累积的电荷。ESD是EOS的子集。可通过两种方法减少ESD引起的IC故障，一是在制造、运输和应用IC的环境中确保适当的人员操作和设备接地，以避免发生ESD问题；二是为封装IC的引脚添加保护电路，在出现ESD应力情况下转移内部电路的高电流并钳制高电压。ESD保护电路设计用于在ESD事件中接通，从而钳制焊盘上的电压。 现场返回器件的故障分析能通过显示故障机制来协助设计开发工作。芯片制造商按照工业标准确保产品的ESD质量，不过他们无法控制客户如何操作，因此要进行片上有效的保护电路集成和测试。 本文将对EOS/ESD做基本介绍，并谈谈电荷转移机制、ESD测试模型、电气特征和EOS/ESD相关机制，并给出一些故障分析与技术的实例。 【 分页导航 】 第1页：电气过应力和静电放电是电子行业重大挑战之一 第2页：电荷生成和转移机制 第3页：物质的分类、EOS及ESD 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第二部分 半导体器件的电气过应力和静电放电故障——第三部分 《电子技术设计》网站版权所有，谢绝转载 电荷生成和转移机制 在介绍EOS/ESD之前，我们先应了解物体之间的电荷转移是如何发生的，电荷转移机制是什么。电荷生成过程主要有三种：摩擦起电（接触和分离机制）、感应和传导等。 物质表面由于不同物质之间摩擦而产生的电荷不平衡就被称为“摩擦起电”。电荷的极性和强度取决于物质的摩擦电属性、表面粗糙度、施加的压力大小、温度、张力等。图1给出了两个不同电负性物体X和Y之间电荷转移的情况。我们假定物体之间有接触（摩擦），物体X失去电荷e，而物体Y获得电荷e。因此，物体X相对于物体Y而言带正电。这一现象就是摩擦电。 图1：电荷生成机制 让我们看看日常生活中有哪些摩擦电的实例。当人在地板上走，鞋底与地面的接触和分离就会生成静电。如果人在地毯上走，就可能积累起数千伏特的电荷，足以产生电火花。通过接地放电，电荷平衡能够得以恢复。放电速度极快，只需几纳秒就能完成。通常静电放电电压要达到3kV时人体才会有所感觉。ESD事件通常都会让人感到轻微的电击。不过，如果同等的ESD压力注入设备，就可能对设备造成损害。 环境空气中相对较低的湿度也会增加放电时的电压，因为其提高了绝缘物质保持电荷的能力，而且由于空气传导性下降而导致积累的电荷难以逐渐消散。开车时，驾驶员、乘客的衣服与汽车皮制或塑料内饰的摩擦也会积累起电荷。积累的电荷在接触金属车身时可能产生电火花。 表1：摩擦电物质的分类 还有一个摩擦起电的实例就是当IC在运输过程中滑动时，由于IC引线和电子管之间摩擦而产生的电子管静电。在正常的一天中，人体会产生巨大的静电。表1根据物质的摩擦电属性将一些物质进行了分类。 除了摩擦电之外，通过感应和传导也能在物质中生成静电电荷。带电物质在环境中产生静电场，如有导电物质进入静电场，则会因感应产生内部电荷分布。图2给出了未带电物体B接近带电物体A的情况，物体B会得到分布电荷。近端为负电荷，而远端为正电荷。ESD充电器件模型（CDM）则基于静电感应。 图2：通过感应生成电荷 当两个具有不同电势的带电物体彼此物理接触时，电荷会从较高电势物体传递到较低电势物体，直到二者电势相同。这种机制就是传导。 【 分页导航 】 第1页：电气过应力和静电放电是电子行业重大挑战之一 第2页：电荷生成和转移机制 第3页：物质的分类、EOS及ESD 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第二部分 半导体器件的电气过应力和静电放电故障——第三部分 《电子技术设计》网站版权所有，谢绝转载 物质的分类 广义地说，物质根据不同的ESD处理类别可分为绝缘体（ρ＞10 12 Ω/□（每平方面积上的欧姆值））、慢电荷耗散性防静电（10 9 ＜ρ＜10 12 Ω/□）、电荷耗散性防静电（10 6 ＜ρ＜10 9 Ω/□）以及导电（ρ＜10 6 Ω/□）物质。防静电物质能抵抗摩擦电，因此在制造和装配环境中防静电和耗散性物质可用来限制电荷累积。 电气过应力（EOS） EOS是用来描述当IC遭遇超出器件数据表规范限制的电流或电压影响时可能出现的热损坏。EOS事件会造成IC性能降低或永久性功能故障。EOS比ESD的进程要慢得多，但相关能量却很高。热损坏是EOS事件期间生成过多热量造成的结果。EOS事件的高电流会在低电阻路径中生成局部高温。高温会造成栅氧化层、互联、金属烧毁等器件物质损坏。一般说来，EOS和ESD被归为一种故障机制，即“ESD和EOS故障”。这是因为EOS和ESD故障模式很像。ESD和EOS的过应力事件很像，但电流或电压以及时间过应力条件不同。ESD电压很高（＞500V），峰值电流一般（~1A到10A），发生时间很短。EOS的电压较低（＜100V），峰值电流很高（＞10A），发生时间较长。如闩锁效应长期持续，也会造成EOS损坏。 静电放电（ESD） ESD是指两个具有不同静电电势物体之间通过直接接触或感应电场而发生瞬态静电放电。ESD是静电带电物体通过IC静电放电导致较大电流和能耗的结果，进而损坏IC。任何物质表面的电荷通常是中性的，如传递能量，就会出现电荷不平衡。 导体由于导电表面较高的电子流动性不太容易带电，因此会出现电荷重组并保持中性表面。另一方面，摩擦很容易让绝缘体带电。传递能量到不导电物质上就会积累大量局部电荷，最终通过外部路径进行放电。静电的主要来源就是绝缘体，如塑料表面、绝缘鞋、木材、泡沫包装等。由于绝缘体的电荷分布不均匀，因此其生成的电压会非常高（kV）。 此外，IC的ESD损坏也是热现象。局部体积快速产生大量热，很难消除，这就造成金属互联烧坏、聚酯损坏、栅氧化层破坏、接触破坏、结点破坏等IC损坏。 当人走在合成树脂地板上，生成的电压可能高达20kV。干燥空气中摩擦尼龙和聚酯物质产生的电压可高达25kV。如果此人接触接地物体，电荷会在极短时间（1到100纳秒）内从人体移到该物体上，放电时间和电流具体取决于时间常数。 放电电流约为1到10A。从工厂到现场使用过程中随时都有可能出现电子设备的静电损坏。半导体设备的设计需考虑ESD保护问题，要能在短时间内承受高电流。举例来说，如果设备通过ESD-HBM认证，能承受2kV的规范电压，那么该设备就能在10纳秒的上升时间内承受1.3A的电流，或者在150纳秒的下降时间内承受1.3A电流。不过，该产品不能在几毫秒内承受100mA。如果该产品遭受较弱的ESD脉冲而部分损坏，或许仍能继续工作，并足以通过满足数据表规范要求的量产ATE测试。这个缺陷会随着时间的推移而延伸，几个小时后就会造成产品故障。这种缺陷就是潜在缺陷，由此形成的故障为潜在ESD故障。潜在缺陷难以检测，特别在器件已经装配到成品中的情况下更是如此。 【 分页导航 】 第1页：电气过应力和静电放电是电子行业重大挑战之一 第2页：电荷生成和转移机制 第3页：物质的分类、EOS及ESD 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第二部分 半导体器件的电气过应力和静电放电故障——第三部分 《电子技术设计》网站版权所有，谢绝转载

遭受ESD应力的IC有着明显的故障特征。高电流会融化半导体结构的不同区域（ESD-HBM），而高电场则会破坏电介质（ESD-CDM）。ESD引发的最常见故障模式就是输入/输出引脚处漏电或电阻短路，通过测试台或ATE测试检测现场返修的产品就能发现这种情况。其它故障模式包括高关闭电流（IDDS）、供电电流（IDD）和无输出等开放引脚。开路和短路可通过I-V曲线跟踪测试台观察到。内部电路损坏检测则需要高级故障分析技术。在本节中，我们将详细介绍ESD/EOS损坏器件的电气和物理分析。 HBM和CDM代表不同的EOS类型。EOS和ESD可以多种方式损坏半导体器件。大多数EOS和ESD造成的故障都跟以下故障机制有关： ● 热损坏或燃烧金属化 ● 氧化物或电介质击穿 ● 接触损坏或结点损坏 热损坏 热损坏是一种EOS和ESD机制。由于EOS-ESD事件中生成大量热量，金属导体或电阻接头熔化。作为保险丝的金属线熔化变成开路。EOS、ESD-HBM事件中会观察到金属熔化。不过，如果导体膜较厚，金属会部分熔化，可能影响器件的功能。如果金属线电阻为R，电流为I ESD ，那么产生的功耗为P=I 2 ESD *R。当局部热量造成温度上升到金属线的熔点时，就会出现金属熔化。以下给出了一些EOS和ESD-HBM的实例。 在图7中，器件的引脚至引脚I/V曲线没出现短路、开路等不正常情况，但取下后SEM出现燃烧金属化。 图7：EOS造成的燃烧金属化图示 【 分页导航 】 第1页：热损坏 第2页：氧化物或电介质击穿（MM） 第3页：氧化物或电介质击穿 第4页：接触毛刺或结点损坏 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第一部分 半导体器件的电气过应力和静电放电故障——第二部分 《电子技术设计》网站版权所有，谢绝转载 氧化物或电介质击穿 氧化物击穿可分为软击穿或硬击穿。软击穿是指电介质上的高电阻电流路径，而硬击穿是指电解质层上的高传导性路径。在氧化物软击穿中，器件仍能良好工作，晶体管性能不会发生很大变化。这时会发现漏电情况比正常器件略高，但仍可能在数据表限制范围以内。在氧化物硬击穿中，器件无法工作，从栅极到通道形成电流路径，晶体管被破坏。 栅氧化层损坏是ESD事件中最常见的。栅氧化层击穿取决于氧化物的厚度、偏置电压、氧化物材料的击穿电压、氧化物膜的均匀度和粗糙度等。如氧化物膜有尖锐边缘，那么感应电场会高度集中在边缘上，很可能被击穿。 假设氧化物层厚度为100A 0 而氧化物层上的电压为3.3V，那么氧化物层上的平均电场计算如下：E=V/T ox 【 分页导航 】 第1页：热损坏 第2页：氧化物或电介质击穿（MM） 第3页：氧化物或电介质击穿 第4页：接触毛刺或结点损坏 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第一部分 半导体器件的电气过应力和静电放电故障——第二部分 《电子技术设计》网站版权所有，谢绝转载 氧化物或电介质击穿 电介质材料二氧化硅的击穿电场为11x10 6 V/cm。如氧化物厚度减为50A 0 ，E=6.6x10 6 V/cm且电介质间的电场增加，就会趋近于击穿。如V为常量不变，E.T ox =常量，这是一个双曲线方程式（XY=C）。图8给出了电场和氧化物厚度的曲线。 图8：电场和氧化物厚度 图9：（a）ESD脉冲前的栅氧化层、（b）受到破坏的氧化物形成的细丝和（c）VVB电介质短路等原理图 氧化物击穿有以下机制：氧化物层上的电压超过氧化物（电介质）的击穿电压（VV B ），这样栅氧化层会被击穿，氧化物层上形成较低电阻或传导路径。由于电流流过路径的电阻减小（氧化物或电介质击穿），会出现电介质的局部升温。由于局部温度较高，传导位置熔化，形成细丝，进而导致电介质上的金属层短路，如图9所示。氧化物击穿是CDM的主要击穿机制。 图10：栅氧化层破裂 图10给出了ESD-CDM事件中出现氧化物破裂的情况。在故障部件中，测试台没有观察到输出。在电隔离情况下，振荡器电路的参考输入引脚处观察到高漏电。振荡器模块的参考输入引脚电容处也检测到热点。 图11显示了没有观察到输出的晶体振荡器的ESD损坏情况。测试台（I-V曲线跟踪）显示OE（输出启用）引脚处有4.3mA的漏电。故障点隔离用Hamamatsu emission/OBIRCH显微镜检查实现，将问题局部化。在故障引脚的输入电路上检测到热点。随后采用等离子/化学蚀刻进行物理分析发现emission microcopy识别的热点区域存在引脚孔。 图11：I-V曲线跟踪、热点和引脚孔的图示 【 分页导航 】 第1页：热损坏 第2页：氧化物或电介质击穿（MM） 第3页：氧化物或电介质击穿 第4页：接触毛刺或结点损坏 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第一部分 半导体器件的电气过应力和静电放电故障——第二部分 《电子技术设计》网站版权所有，谢绝转载 接触毛刺或结点损坏 接触毛刺或结点损坏是指p-n结点因ESD事件造成的焦耳热效应损坏。当芯片加热后，共价键被破坏并生成电荷载体，而芯片的电阻率和热传导性随着温度升高而降低。 图12：接触损坏的SEM图 ESD脉冲作为一个电流源。当ESD脉冲突然施加到芯片上时，会加热不均匀。局部区域在绝热条件下加热，较高电流提升结点温度，并超过芯片的熔点，从而造成结点熔化。图12显示ESD造成的接触损坏。ESD产生的能耗引起接触毛刺或结点损坏，其计算如下： 在绝热条件下，ESD事件产生的能量等于结点吸收的能量：Q 1 =Q 2 其中， 假设Q1=Q2 C sp =具体热容量，ρ=密度，T 0 =初始温度 如果T≥T m （熔点），那么就会出现结点熔化。 Wunsch Bell模型采用以下热扩散方程式，这是描述结点击穿的最常用模型。在此模型中，结点击穿现象由脉冲宽度和器件施加的功率密度决定。 其中，P=以瓦特为单位的故障功耗，A=以平方厘米为单位的面积，C p =以J/gcm-K为单位的热容量，ρ=以g/cm 3 为单位的密度，κ=以W/cm-K为单位的热传导，t=矩形脉冲宽度，T m =结点熔化温度，而T 0 =初始温度。 以上方程式说明了温度、ESD脉冲电压、故障功率和材料熔点之间的关系。 参考文献 1、静电放电：了解、仿真和解决ESD问题，M. Mardiguian，Wiley出版。 2、步行充电，Compliance Engineering杂志，2011年3月/4月刊，Niels Jonassen。 3、静电放电（ESD）教程，Ata Khan编写的白皮书，赛普拉斯半导体公司，www.cypress.com/?docID=35736 4、面向高级CMOS技术的ESD保护电路，Jung-Hoon Chun，2006年。 5、静电放电保护，Fei Yuan，加拿大瑞尔森大学，2012年。 6、电气测试造成的器件损坏调查，Rosa Croughwell和John McNeill，伍斯特理工学院。 7、半导体器件的静电放电概述，James E. Vinson和Juin J. Liou，1997年。 8、高速混合信号电路的静电放电保护电路，Hossein Sarbishaei，2007年。 9、www.esda.org/documents/FundamentalsPart1.pdf 10、www.analog.com/static/imported.../eos_esd_chapter_091400b_103.pdf 11、超薄电介质膜在静电放电应力下的击穿电压，Hao Jin等，《应用物理》杂志，110，054516（2011年）。 12、非芯片器件的静电放电和电气过应力故障，Yu-Chul Hwang，2004年。 13、电气过应力，www.cypress.com/?docID=20619 【 分页导航 】 第1页：热损坏 第2页：氧化物或电介质击穿（MM） 第3页：氧化物或电介质击穿 第4页：接触毛刺或结点损坏 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第一部分 半导体器件的电气过应力和静电放电故障——第二部分 《电子技术设计》网站版权所有，谢绝转载

有许多因素都可导致EOS和静电放电（ESD/EOS）产生，譬如欠佳的片上保护电路设计与布局、技术、生产工具、制造和装配工艺、运输以及设计人员电路板设计等现场应用等。设计人员在应用过程中，可能会因瞬变、接地不正确、电源电压与地面之间的低电阻路径、电源引脚或地面短路、内部电路受损等原因出现ESD/EOS现象。对于IC而言，如果其所处环境超出数据表规范，则最终会发生故障。如果IC在数据表规范范围内工作，则其组件的内部条件是不会产生EOS损坏的，因此，EOS损坏只有在条件异常时才会出现。测试和处理设备时如果接地不正确就会积累静电荷，这些电荷在接触IC之后，立即通过IC传递。 ESD测试模型 虽然半导体器件包括EOS保护电路，但是为了确保其满足JEDEC标准规定的有效性和可靠性要求，必须开展ESD测试来检查零部件是否合格。ESD测试主要有3个测试模型：HBM（人体模型）、CDM（充电器件模型）与MM（机器模型）。HBM仿真人体放电产生的ESD。人体被认为是主要的ESD来源，通常采用HBM描述ESD事件。CDM仿真带电器件接触导电物质后放电。MM则仿真物体向组件放电。该物体可以是任何工具，也可以是生产设备。下文会对各个测试模型进行详细描述。 人体模型（HBM） 人在走路时会产生电，但这些电都会进入地面。每走一步都会积累电荷，我们可以采用下列方程式来表示该电荷：ΔV/Δt = n Δq/C，其中，n表示每秒的步伐数，C表示人体电容。请设想一下绝缘地面上的常见情形，结果表明，每走一步ΔV就会增加300V，10秒内达到3kV左右（注：部分电荷泄漏）。 在HBM测试中，我们采用了简单的串联RC网络，如图3所示，用来仿真人体放电。我们使用1MΩ的电阻给100pF电容器充电，然后使用1.5kΩ电阻对其进行放电。大部分HBM事件都是破坏性的，而且上升时间快。因此，采用快速上升时间脉冲可以更加精确地仿真HBM放电事件。 图3：ESD--HBM测试设置与电流波形图 所产生的热量取决于电容、DUT电阻以及ESD脉冲的峰值电压。所产生的热量会引发金属线熔化等热损坏。在HBM测试中，无论IC出现哪种形式的故障模式，栅氧化层、导电棒与结点一般都会损坏。图3给出了测试设置和电流波形图的特征。首先串联1MΩ电阻和100pF电容器，然后施加高电压。电容器充满电后，通过1.5kΩ电阻放电至DUT引脚。 【 分页导航 】 第1页：ESD测试模型，人体模型 第2页：充电器件模型（CDM），机器模型（MM） 第3页：HBM、CDM与MM的对比，ESD抗扰度分类 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第一部分 半导体器件的电气过应力和静电放电故障——第三部分 《电子技术设计》网站版权所有，谢绝转载 充电器件模型（CDM） CDM可仿真HBM测试无法仿真的现场故障损坏。CDM仿真的情形是：利用摩擦起电效应直接给器件充电，或者通过静电感应间接给器件充电（静电荷存储于零部件本体之中，通过外部地面放电）。 图4：ESD--CDM测试设置与电流波形图 本测试旨在仿真生产环境下的各种情形，譬如处理机械器件等等，器件沿输送管道或测试处理机滑下，积累电荷，随后该电荷又被放电至地面。CDM ESD测试和典型的电流波形图参见图4。外部地面接触被充电器件的DUT引脚之后，器件则将所存储的电荷放电至外部地面。在CDM测试中，器件在测试固定装置上，背面始终朝上，如图4所示。 CDM电流高于HBM，因为路径中并没有限流电阻器限制放电。对于500V的测试电压而言，电流波形上升时间一般在400皮秒左右，峰值电流为6A左右，峰值电流持续时间为1.5至2纳秒。对于1000V的测试电压而言，峰值电流强度为12A。 机器模型（MM） 机器模型又被称为0欧模型，旨在仿真通过器件向地面放电的机器。MM测试中，故障模式类似于HBM测试。在测试设置中，高压（HV）电源与电阻串联，给电容器充电，利用开关将电容与高压电源切断，然后将电容器连接至电感器进行放电。电感器产生振荡电流波形。MM所采用的基本测试电路和HBM一样，但R=0Ω、C=200pF，如图5所示。充电时，200pF的电容器充当金属处理器等导电性物体，使用1MΩ电阻和0.5μH电感器进行放电。MM测试的应用没有HBM测试普遍。MM电流特征波形由正向正弦波峰和负向正弦波峰组成，这两个波峰均呈指数衰变。 图5：ESD--MM测试设置与电流波形图 【 分页导航 】 第1页：ESD测试模型，人体模型 第2页：充电器件模型（CDM），机器模型（MM） 第3页：HBM、CDM与MM的对比，ESD抗扰度分类 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第一部分 半导体器件的电气过应力和静电放电故障——第三部分 《电子技术设计》网站版权所有，谢绝转载 HBM、CDM与MM的对比 HBM与MM的上升时间（即10秒左右）和总持续时间相似，因此，它们的焦耳热效应相当，故障机制也因此类似。MM测试中，故障特征和放电过程与HBM测试大体相同。因此，HBM测试可以保证MM的ESD稳健性。通常而言，MM ESD的应力水平比HBM ESD低10倍左右。HBM保护电压通常是2kV左右，而MM则为200V左右，CDM为500V左右。CDM与HBM和MM截然不同，因此，CDM与它们无任何关联。目前，普遍采用CDM和HBM测试ESD保护电路。图6给出了HBM、MM和CDM的电流波形。CDM波形对应最短的已知ESD事件，上升时间为400皮秒，总持续时间为2秒左右。 图6：HBM、CDM与MM的电流波形图 ESD抗扰度分类 我们通过上文已经了解了不同模型的ESD测试步骤与设置。器件的ESD灵敏度度可定义为：该器件能够通过的最高ESD测试电压和让其产生故障的最低ESD测试电压。每个模型都有自己的分类，以便按照ESD灵敏度对器件进行分类。表2、3、4列出了HBM、CDM与MM的分类情况。 表2：HBM的ESD抗扰度分类 表3：CDM的ESD抗扰度分类 表4：MM静电放电扰度分类 【 分页导航 】 第1页：ESD测试模型，人体模型 第2页：充电器件模型（CDM），机器模型（MM） 第3页：HBM、CDM与MM的对比，ESD抗扰度分类 【 系列文章 】 半导体器件的电气过应力和静电放电故障——第一部分 半导体器件的电气过应力和静电放电故障——第三部分 《电子技术设计》网站版权所有，谢绝转载

       ESD静电放电是指静电荷通过人体或物体放电。静电在多个领域造成严重危害 。当你用手触摸机箱的时候，可能会被狠狠地电一下，大家都知道这是静电的作用，它不但会给你带来皮肉之苦，最关键的是会击穿板卡、内存上的芯片，就在不经意间，造成很大的损失，所以我们要针对机箱好好的防静电了。     接触机箱之前静电有时是用户自己带给机箱的，在高温、干燥的室内就是产生电荷的高危地带，由于空气湿度小，化纤衣物、地毯、坐垫等受到摩擦，都会产生静电。在静电聚集达到一定的电压后就会产生释放，也就是“触电”现象。当用户的手直接和机箱内的板卡、内存的芯片接触时，静电就会瞬间从芯片的某个引脚窜入内部电路，烧断其内的晶体管和金属连线造成看不见的损害。     因此在打开机箱之前，需要首先将手上的静电释放，例如接触门把手、自来水管等金属物体，或者用手摸一下墙壁或湿毛巾，将体内静电放出来。最好的办法就是洗手，这样静电就会随水流走，然后擦干手再去打开机箱。     在机箱内部，电源也会产生大量的静电，特别是一些劣质电源的电容被偷工减料，静电无处释放，就会窜入电源外部的机箱中，因此机箱必须接地，这是就需要使用带有地线的电源插线板。在装机的时候，很多用户习惯向商家索要一个排插赠品，商家自然不会给你什么高价优质产品，于是很多廉价劣质排插用在了电脑的电源入口端。如果在这些劣质排插中，连接地线被省掉了，那么静电就无法通过地线释放了。    那么我们可以自己为机箱搭建这条接地线，首先找来一条电线，剥了两头露出铜丝，将一头绕在机箱的金属螺丝上拧紧螺丝，将另一头绑在自来水水管、或者铝合金窗上，即可防静电了。需要注意的是，不要把接地线绑在煤气管道上，由于静电的电火花会引爆煤气爆炸，那将是十分危险。      即使是换了带有地线的电源插线板，有时也可能起不了防静电的作用。不论你是住在楼房里，还是住在平房里，家中的电路布线已经成形了，如果墙上的电源插座只有两相而没有接地时，这时插在该插座上的所有电子产品都会不具有接地作用。因此，我们可以借助前面的方法打造一个“真正”的接地排插。     机箱电源插头一般都为三相，一相火线，一相零线，中间项部的一相就是地线。在排插上的插座也是如此设计，而且所有插座的地线插孔都是并联的。将前面那条接地线本来绑在机箱螺丝上的那头卸下来，绑在一小金属片，将其插入排插的任意地线插孔中，这样一来，排插上的所有插座都接地了，进而机箱电源也接地了。这是电源入口端接地，防静电效果更好，而且还可以为插座上的显示器、打印机等更多外设防静电。