标签: 高速电路

1.引言 随着嵌入式技术飞速发展，高速电路的开发面临器件尺寸缩小、时钟频率提升、布线密度增加等因素，嵌入式产品在信号传输、电源质量等问题上要求日益提高。为确保高速电路在产品整个生命周期内的可靠性，必须采用先进的可靠性技术。 武汉万象奥科学习易瑞来殷老师可靠性相关课程与经验，以更好的应对这些挑战。 2.高速电路开发的挑战 由于产品和器件的尺寸不断缩小，器件的时钟频率越来越高，信号边缘速率也越来越快，导致高速电路问题日益突出。现在IC的集成规模越来越大，管脚数量越来越多，单板上布线的密度不断加大，IC的电源电压逐渐降低、电流逐渐加大，功耗越来越大。 以上几个方面就是现代高速电路开发的最新挑战，对设计者的可靠性设计水平提出了更高的要求。 高速电路中的器件参数不一致，或发生飘移，使得整个电路的性能逐步降低，直至功能完全丧失。也可能产生过电应力或降额不足，使器件失效。SI问题的隐蔽性较大，往往在出厂前无法测试或通过老化筛选出问题，带来可靠性隐患。 可靠性设计主要就是解决产品在整个生命周期内出现的品质问题，既可以解决产品性能退化的问题，也可以解决器件失效的问题。可靠性技术在高速电路中的应用主要有最坏情况数字电路时序容差分析、串扰分析和电源完整性技术等。 3.高速电路可靠性问题 高速电路引起的可靠性问题主要有以下5个方面： 信号传输延时逐步加大，造成时序失效。 信号波形失真逐步加大，造成信号读取错误。 信号之间的串扰逐步加大，产生误码或程序运行错误。 电源质量和地弹逐步变坏，影响器件的正常工作。 EMC指标逐渐超过要求。 4.高速电路设计的可靠性技术 解决上述5个方面的问题，个人认为可以采用以下3种可靠性技术来解决： 1)运用最坏情况分析（WCCA）方法，进行数字电路时序分析，使传输线延时、波形失真等在整个生命周期内不超过要求，保证高速数字电路的正常逻辑连接。 以前的电路板运行速度较低，因此很少有时序问题，现在的器件速度越来越快，时钟周期为纳秒级，传输走线延时的影响十分突出，已影响到器件能否正常工作，必须分析最坏情况下的时序参数。 数字电路时序容差分析主要是分析数字电路间的时序关系，即分析时序余量是否满足要求。 为了分析该电路的时序容差情况，主要考虑三个方面的因素：器件本身的时序参数容差、PCB布线产生的时序容差、其他干扰产生的时序容差。 器件本身的时序参数容差分析主要是检查输出器件端口的时序参数是否满足输入器件端口的时序参数要求。并且对器件的时序参数按最坏情况考虑，不是按一般的典型值进行分析。 PCB布线产生的时序容差分析主要是分析器件端口模型、传输线拓扑、终端匹配、负载数量等在最坏情况下，采用信号完整性（SI）仿真工具，分析传输信号延时和波形，得出对时序的影响。 其他干扰产生的时序容差分析主要是分析电源输入、电源平面谐振特性、同步开关噪声、串扰等对信号时序的影响。 时序参数中最关键的是建立时间和保持时间两个参数。如下图，是某DDR存储器的地址、控制、命令信号的保持时间要求，对其中的每个参数都要分析得到它们的最坏情况值，然后代入公式中得到容差值，如果大于0，表示容差满足要求，如果小于0，表示容差设计不足，需要重新设计。 2)运用仿真和实验相结合的方法，准确分析出串扰源和耦合途径。 串扰是PCB设计时必须关注的可靠性问题。由于被干扰信号上产生的脉冲或毛刺等多是半高电平，在CMOS信号的阈值附近，这样造成的串扰问题有很大的随机性，很多不能在出厂前测试出来，在市场上也是时有时无，返修产品有时候很难重复失效现象，分析起来非常困难，这些都是典型的可靠性问题。 串扰分析的方法推荐使用仿真和实验相结合的方法，既减少实验次数，又分析得比较全面。比如在分析一个串扰问题时，有些工程师认为是感性串扰，有些认为是容性串扰，有些认为是地弹噪声。 我们知道，感性串扰和容性串扰的相同点是：串扰在远端为短脉冲，近端为长信号。不同之处是：前向感性串扰和前向容性串扰的极性相反（如下图），感性串扰产生的是噪声电压信号，是串接在被干扰导线上的，而容性串扰产生的是噪声电流信号，是并接在被干扰导线和地之间的，也就是说，感性串扰随负载增大而减小，容性串扰随负载增大而增大。可利用这两点来辨别容性串扰和感性串扰。如果完全用实验的方法，那么要用很多的单板来进行割线、飞线、焊接器件等，做多次实验，但是用仿真的方法就方便经济得多了，而且几乎可以想怎么做就怎么做。 在PCB电路仿真中，把被串扰线负载电阻减小10倍时，串扰马上显著减小。可见降低对地阻抗可减小串扰大小，这是容性串扰的特征。 另外我们去掉在串扰源和被串扰信号线中间的一块灌铜地平面，提取出电路的仿真模型，在HSPICE中再次仿真，发现串扰显著增加。这也是容性串扰的一个证明。注意，这种方法是不能通过实际测试验证的，只能通过仿真来分析。 同时通过实际测试发现，串扰源的正跳变在被干扰信号线上对应为正的串扰信号，负跳变在被干扰信号线上对应为负的串扰信号。 综上所述，根据上述串扰形式判别方法，再通过上面几点的仿真和实测结果，能肯定该串扰为容性串扰占主导。最后针对容性串扰的特点，减小负载电阻，降低了串扰，电路恢复正常。 3)运用电源完整性（PI）方法，分析电源输出滤波电路和电源平面设计，保证整个生命周期内的电源都符合要求。 随着信号频率的增高和高速系统单板布线越来越密集，无噪声的电源分配成为了PCB设计的一个主要挑战。当高速集成电路I/O端口同时改变状态时，通过电源分配系统（PDS）的纹波噪声随频率的变化而变化，这个噪声既影响高速设备系统中的IC工作，同时干扰周围的环境。 为了确保良好的电源分配，电源分配阻抗必须在一个很宽的频率范围内控制在一个要求的目标阻抗下。这可以通过在目标频率范围内仔细的考虑开关电源，大电容，陶瓷电容以及电源/地平面对等等来实现。陶瓷电容一般作去耦用，在逻辑开关时给需要大电流的驱动器件提供本地补偿。 上图显示了在控制电源分配系统（PDS）目标阻抗时各个频率范围内哪种器件是最有效的。 可以看出电源完整性工作主要有：确定目标阻抗和选择合适的PDS组成部分。 确定目标阻抗主要是根据SSN（SimultaneousSwitchingNoise同步开关噪声）来计算动态电流，然后根据电源变化的要求（一般为3－5％），计算出目标阻抗。这个时候也必须根据可靠性设计规律，考虑最坏情况下的动态电流，所以我们一般是假定所有I/O口同时切换，而且每个端口的输出电流都取最大值。而电源变化的要求则需要取最小值。 对于PDS的各个部分，特别是电解电容和陶瓷电容，必须考虑器件的容差，因为电容的来料精度一般比较差，20％精度的电容最常使用。同时电容容值受温度、湿度、气压以及寿命的影响也很显著。我们分析过，考虑上述因素后，电容的容值最大可以变化1倍以上。而且电容内部的分布参数（如ESR、ESL）都有很大容差。所以在PI分析中对电容参数也要选择多个参数分别分析，得出最坏情况下的PDS阻抗曲线。如下图所示。 ​ 可以看出，用可靠性技术来分析电源完整性，不仅要分析典型值下的PDS系统阻抗特性，同时要根据器件在最坏情况下的参数容差，分析PDS的极限阻抗特性，达到在整个生命周期内，电源对产品都不会引起可靠性问题。

DesignCon是一个年度的技术会议，专注于高速通信和电子设计领域。 该会议旨在为电子工程师、系统设计师、IC设计师、测试和测量工程师等专业人士提供一个交流和学习的平台。DesignCon是世界一流的高速通信和系统设计大会，个人觉得这是学习高速电路设计非常好的平台，提供的文章质量也非常高，是硬件及相关行业的工程师不可多得的学习资料。建议下载深入学习 DesignCon聚集了来自全球各地的行业专家和领导者，他们分享最新的技术趋势、挑战和解决方案。会议涵盖了广泛的主题，包括高速信号完整性、高速串行链接、射频和微波设计、电源完整性、信号完整性、电磁兼容性、电源管理、测试和测量等。 在DesignCon上，与会者可以通过参加技术演讲、研讨会、实验室教程和展览等活动，了解最新的设计技术、工具和产品。此外，与会者还可以与同行交流、建立业务联系，并参与各种专业讨论和解决方案。 DesignCon的目标是促进行业创新和技术进步，帮助设计工程师和相关专业人士在高速通信和电子设计领域取得成功。通过提供一个全面的平台，DesignCon为与会者提供了深入了解行业趋势、学习最佳实践和解决方案的机会。 DesignCon是一个年度的技术会议，专注于高速通信和电子设计领域。它提供了一个平台，让工程师、设计师和研究人员可以分享他们在电子设计中的最新发现和创新。 DesignCon的主题涵盖了 信号完整性、高速通信、电源完整性、射频和微波设计、电磁兼容性、嵌入式系统设计 等等。会议通常包括技术演讲、研讨会、展览和论坛等。 关于DesignCon的更多信息和链接，可以访问以下网站： 官方网站： https://designcon.com/ DesignCon论坛： https://designcon.com/technical-program/technical-forums 设计Con（DesignCon）是一个专注于高速电路和信号完整性领域的会议和展览，关注高速电路设计、信号完整性、射频（RF）设计等方面的技术和最佳实践。以下是下载链接： 历年 DesignCon下载链接分享： 链接： https://pan.baidu.com/s/1BJIouvWeh4YlCNoNuWdtCA?pwd=qxcc 提取码：qxcc 持续更新中。。。。。

    本文作者：周伟  一博科技高速先生团队成员    转载请注明！       测试点对于测试人员来说非常重要，也是非常熟悉，测试的准确性和测试点的位置密切相关，而不对的测试点将会带来不对的测试结果，从而影响对信号质量的判断。那是不是所有的测试人员都知道合适的测试点应该在哪以及测试点的重要性呢？非也非也。       任何工作都有熟练和经验之分，测试人员也不例外，对于经验丰富的熟练测试人员，在测试过程中的各种注意事项及要点自然是了然于心，但对于初级的测试人员，往往就会犯很多低级错误，比如我们马上要讲的神奇的测试点。       事情是这样的，一个朋友的DDR3系统运行不正常，于是用示波器测试DDR3时钟信号，得到的波形为非单调（图一）。什么？时钟信号非单调？那可是很严重的问题，难怪系统运行不正常，这可得找PCB设计人员。   图一       事实真是这样吗？看到非单调性的波形，首先就问朋友测试点在哪里，朋友说在前面的串阻那里。哈哈，好家伙，不用再往下问了，测试点的问题，让我们看看下面图二时钟信号的拓扑先吧。   图二       上面非单调性的波形在TP1的位置所测，现在各位应该知道问题在哪里了吧，我们通常仿真或测试都是看接收端的波形，而不是发送端的波形，而且发送端的波形因为反射的原因波形通常是非单调的，没有参考价值，所以正确的测试位置应该在上图二TP2处，我们通过仿真也可以验证下。见下图三所示。   图三       图中红色曲线是TP1处的仿真波形（非单调），灰色曲线为TP2处的仿真波形，满足要求，所以需要更换测试点重新进行测试。朋友听了后觉得很神奇，没想到错误的测试点带来了错误的结论，还将错误归咎于设计人员，看来测试的水还是很深（注：朋友为硬件工程师，第一次用示波器测试信号）。重新在TP2处测试，得到如下图四所示的波形。   图四       波形杠杠的。既然波形不错，那信号质量或者说PCB设计这块应该没有太大的问题，朋友又重新检查了软件，发现启动软件里面果然有些小问题，更新软件后系统正常运行，问题得到解决。       由上可知，测试点虽小，但如果把握不好的话就会得出完全错误的结论，如果一味朝着错误的结论去分析问题，那么结果往往会南辕北辙，钻进了死胡同。        测试点的位置，您找准了吗？          文章出自  一博科技 高速先生     转载请注明！   “看得懂的高速设计”是一个自媒体品牌，我们的微信公众号：一博_看得懂的高速设计

2013年7月4日，一博将在北京举办“ 高速高密电路设计的挑战与仿真解决方案 ”研讨会。 （ 一博科技拥有全球最大的专业PCB设计团队，专注高速PCB设计、信号完整性仿真和电源完整性仿真、EMC设计和DFx设计 ）   研讨会针对高速高密、DFM、SI展开以下相关专题的讨论，具体以现场授课为准： 高性能PCB设计 从同步开关噪声来优化电源设计 高速背板设计与仿真 - 10G背板案例 高速串行总线设计和仿真详解 我们真诚邀请所有关注电路信号完整性，高速PCB设计仿真技术的管理人员、工程师和研究人员现场免费参与我们的活动。   会议日程安排： 2013-7-4 高速高密电路设计的挑战与仿真解决方案 13:30-13:45 登记 13:45-14:25 高性能PCB设计 14:25-15:25 从同步开关噪声来优化电源设计 15:25-15:40 茶歇 15:40-16:30 高速背板设计与仿真 - 10G背板案例 16:30-17:30 高速串行总线设计和仿真详解 17:30-17:45 总结，问题答疑，抽奖环节   时间： 2013年7月4日                   地点： 北京丽亭华苑酒店（金辉厅） 参与方式： 免费 联系人： 刘明明 申俊霞 TEL: 010-82781218、82893600、62960816           E-mail: shenjx@pcbdoc.com；liumingming@pcbdoc.com Mob: 13436809954 13240100115 MSN: shenjx@hotmail.com    

  2013年6月27日， 一博 将在成都举办 “高速高密电路设计的挑战与仿真解决方案” 研讨会。 （一博科技拥有全球最大的专业PCB设计团队，专注高速PCB设计、信号完整性仿真和电源完整性仿真、EMC设计和DFx设 计） 研讨会专注于高速高密电路设计、信号完整性仿真分析(SI)、DFM领域。针对高速高密、DFM、SI展开以下相关专题的讨论： 高性能PCB设计 从同步开关噪声来优化电源设计 高速串行总线设计和仿真详解 直流压降，电热联合仿真，去耦电容优化 我们真诚邀请所有关注电路信号完整性，高速PCB设计仿真技术的管理人员、工程师和研究人员现场免费参与我们的活动。