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作者：Philipp Jacobsohn，SmartDV首席应用工程师 Sunil Kumar，SmartDV FPGA设计总监 本文从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素，用八个重要主题详细分享了利用ASIC所用IP来在FPGA上开发原型验证系统设计时需要考量的因素。 本篇文章是SmartDV数字芯片设计经验分享系列文章的第一篇，作为全球领先的验证解决方案和设计IP提供商，SmartDV的产品研发及工程应用团队具有丰富的设计和验证经验。 在国产大容量 FPGA 新品不断面市的今天， SmartDV 及其中国全资子公司“智权半导体”愿意与国内 FPGA 芯片开发商合作，共同为国内数字芯片设计公司开发基于本地 FPGA 的验证与设计平台 。 明了设计需求 半导体IP核提供商支持复杂的ASIC项目，其中一些项目在时钟速度、片芯面积占用、功耗、可靠性、功能安全和可重用性方面有极高的要求，所有这一切都带来了对半导体IP这种预先定制的电路部件的很高期望。一旦有人决定自己不去开发某项功能，而是通过合作伙伴获得该功能，都会将购买该组件的功能视为必然结果。如果所使用的IP核来自诸如SmartDV这类信誉良好的供应商，该过程将顺利进行。 由于同一IP核的最终应用领域可能完全不同，因此IP核提供商必须将所有可能的应用领域考虑在内，以避免让客户失望。例如像MIPI CSI-2接收器/发射器IP或USB接口这样的预定制功能，在用于一款已经被销售数百万次的消费性产品中时，它的要求就与该功能被用于数量有限的喷气战斗机这样的“热点领域”有所不同。 对一位用户来说，成功的产品定义可能是片芯面积的缩小。而对另一位用户来说，它也可能意味着即使在恶劣的运行条件下，也可以实现最低的功耗或最高的可靠性。在大多数情况下，还有另外一个关键点需要考虑。IP核不仅应该只在ASIC上“实现功能”，而且还可用作基于FPGA的原型设计的一部分。众所周知，在开发ASIC的过程中需要非常谨慎，但遗憾的是，我们常常低估了FPGA也需要非常特别的关注，并且还有其独特的集成方式。 SmartDV 的部分已获车规或航规认证的设计 IP 和 VIP 坦率地来讲，将ASIC IP核移植到FPGA中并不是一件容易的任务，但如果这个过程有条不紊，成功是可以实现的！本文全面讲述了将ASIC IP核移植到FPGA中时必须考虑到的所有要点，并通过使用SmartDV的USB3.2 Gen2x1 Device IP实例来进一步说明这些要点。 对于芯片设计工程师的关键价值 • 将一款IP核部署到ASIC和FPGA两种架构中具有挑战性，但值得一试。 • 将ASIC IP移植到FPGA中时，需要考虑的相关因素包括在需求、性能、时钟、功能等方面的差异。 • 最佳的芯片设计解决方案是用FPGA来作为原型工具，以及它和经过流片验证的IP核的结合，以保证正确无误地实现设计。 • 无论目标是ASIC还是FPGA，快速且成功完成项目的一个关键因素是涉及该项目的专家团队的经验水平，因此选择一个可靠的IP合作伙伴也是设计团队取得成功的又一关键！ 使用预先定制功能即 IP 核的必要性 集成电路设计团队的最终目标是能够更快速地交付一款有效用的最终产品，以便于不错过更早进入市场的机会，并确保在竞争对手面前建立自己的竞争优势。多年来，使用IP核一直是最大限度地缩短复杂电路的开发时间，以及减少验证电路组件所需工作量的一种通用方法。 使用预先定制的电路组件消除了“重新创造轮子”的需要，但是IP核需要能够在提高可靠性和避免错误这两个方面之外提供额外的优势，因为它们（通常）已经被其他工程师们部署在其项目中。一段时间以来，业内已经用了一个恰当的术语“左移”来描述这一现象，即在产品生命周期的早期阶段就执行测试。从产品规格的创建到ASIC模块设计的流片，时间窗口在整个时间轴上都朝着项目开始的方向移动。 同样，在设计过程中使用FPGA早已被确立为一种标准方法，以便能够在可提供ASIC之前就对数字电路进行测试。这个理念导致了使用一个现成可用的、可重新编程或可重新配置的FPGA硬件组件来以实时速度运行设计，以在设计流程的早期阶段检测出错误。 与最终的ASIC相比，FPGA绝不是成本低廉的解决方案，但它可为设计团队带来实实在在的价值，从而支持设计团队去有效地发现在电路创建过程中已经产生的错误，这些错误无法通过仿真或其他基于软件的验证方法检测到。通过扩展，它还支持在验证过程中发现和消除缺陷。 此外，在ASIC芯片开始供货之前，通常希望有一个可用的功能平台，以便能够在开发硬件的同时，去实现和测试运行所需的软件和固件。因此，可以安全地假设IP核的使用和FPGA的使用都是经过验证的电路实现和验证方法，其应用不会造成任何困难。然而，实际设计过程也经常是“细节决定成败”。 面向 ASIC 原型验证的 IP 核考量因素 实际上，提供一款IP并将其无缝地用于ASIC和FPGA是一项极具挑战性的任务。在本节中，我们将讨论在考虑原型设计任务时就开始出现的最普遍的问题。 原型设计：各种考量因素的总体概述 主题 1 ：一款原型和最终 ASIC 实现之间的要求有何不同？ 主题 2：当使用FPGA进行原型设计时会立即想到哪些基本概念？ 主题3：在将专为ASIC技术而设计的IP核移植到FPGA架构上时通常会遇到哪些困难？ 主题4：为了支持基于FPGA的原型，通常需要对ASIC IP核进行哪些更改？ 主题5：我们如何确保在FPGA上实现所需的性能？ 主题6：在时钟方面必须加以考量的因素有哪些？ 主题7：如果目标技术是FPGA，而不是ASIC，那么需要如何测试IP核的功能？ 主题8：设计团队还应该牢记什么？ 图1：在电路设计中嵌入IP核经常被误解为与搭乐高®积木的原理相同，其中的道理就是简单地组装预先定制的构建模块——然而在实际工作中，这只说出了事实的一半（图片来源：iStock/Getty Images） 认为只需要将打算实例化的IP模块和集成该模块的实例之间的物理接口进行匹配就行的这种理念就是不现实的。为了能够成功地集成预先定制的电路功能，需要考虑更多的问题。 事实上，嵌入IP核远非易事！有各种各样的参数可能需要调整：例如，必须确保时钟信号与频率匹配，还必须特别注意复位的分布规律。输入和输出信号必须与电路的其余部分同步；甚至可能需要应用带有延迟的时钟和数据信号。IP核的集成也改变了整个系统的延迟，额外的功能也影响电路的时序行为，逻辑门利用以及诸如存储单元的使用等等。 事实是一款IP核必须为不同的目标架构提供相同的功能——例如，来自不同制造商的ASIC和FPGA产品，它们具有不同的工艺节点和结构，这给功能实现的质量提出了特殊挑战；同时，也对IP供应商用于验证和物理确认电路功能的方法提出了特殊挑战。 主题 1 ：一款原型和最终 ASIC 实现之间的要求有何不同？ 通常，与基于FPGA的原型设计相比，在ASIC设计的后期会提出各种不同的要求。例如，除了提供实际的电路功能之外，ASIC规范的主要关注点可以是降低功耗，也可能是占用最小的片芯面积，甚至是实现最高的时钟频率。此外，必须提供测试结构方案来支持功能测试，重点是能识别已流片的ASIC的物理缺陷。 所有这些要求都与在原型设计期间如何在FPGA中使用IP几乎无关，进一步的解释如下所述： • 片芯面积占用（使用逻辑门数量）在原型设计中扮演着次要的角色。当然，我们希望所使用的FPGA器件的复杂度越低越好，这样原型的性价比更高且可减少总体支出。然而，在许多情况下，从一开始就有一个“尽可能大”的可重构的模块是非常明智的，这样就能够覆盖可能导致面积占用量增加的电路变化，而不需要在原型设计进行期间将FPGA器件切换到更复杂的FPGA。切换很可能需要重新设计，或者在使用预先定制的FPGA开发板的情况下，重新购买一个基于FPGA的原型验证平台。 • 功耗对于一个目标仅为实现单一功能的原型设计来说根本不重要，但是开发人员也期望部署专为ASIC降低功耗开发的方法，并将其包含在原型设计中则可能是明智的做法。关于该话题的更详细的讨论，可以在接下来的主题8的答案下找到：我们还应该牢记什么？ • ASIC RTL可能包含测试结构，以实现数字部件的大规模量产测试，目的是找出有缺陷的单元。为了支持相关的测试，需要实现测试结构。然而，这些类型的测试结构通常不在FPGA中实现，因为根本不需要它们。FPGA组件已经经过了充分的测试。 本系列文章的目标是全面分享如何利用 ASIC IP来实现完美的FPGA验证原型的经验，本篇在讲述了如何了解ASIC IP与FPGA验证原型的区别并提前做相应规划之后，还将详细介绍与之相关的另外七大主题。下一篇将介绍使用FPGA进行原型设计时会立即想到哪些基本概念？在将专为ASIC技术而设计的IP核移植到FPGA架构上时通常会遇到哪些困难？以及为了支持基于FPGA的原型，通常需要对ASIC IP核进行哪些更改？欢迎关注SmartDV全资子公司“智权半导体”微信公众号继续阅读。 最后，SmartDV在相关介绍和分析之后，还提供实际案例：用基于FPGA的方法来验证USB 3.2 Gen2x1 Device IP USB 3.2 Gen2x1 Device IP：实现、验证和物理验证 USB 3.2 Gen2x1 Device IP的实现挑战 关于作者 Philipp Jacobsohn Philipp Jacobsohn是SmartDV的首席应用工程师，他为北美、欧洲和日本地区的客户提供设计IP和验证IP方面的支持。除了使SmartDV的客户实现芯片设计成功这项工作，Philipp还是一个狂热的技术作家，乐于分享他在半导体行业积累的丰富知识。在2023年加入SmartDV团队之前，Philipp在J. Haugg、Synopsys、Synplicity、Epson Europe Electronics、Lattice Semiconductors、EBV Elektronik和SEI-Elbatex等担任过多个管理和现场应用职位。Philipp在瑞士工作。 Sunil Kumar Sunil Kumar是SmartDV的FPGA设计总监。作为一名经验丰富的超大规模集成电路（VLSI）设计专业人士，Sunil在基于FPGA的ASIC原型设计（包括FPGA设计、逻辑综合、静态时序分析和时序收敛）和高速电路板设计（包括PCB布局和布线、信号完整性分析、电路板启动和测试）等方面拥有丰富的专业知识。在2022年加入SmartDV团队之前，Sunil在L&T Technology Services Limited担任过项目经理和项目负责人职位。Sunil在印度工作。 关于智权半导体 智权半导体科技（厦门）有限公司是SmartDV Technologies™在华设立的全资子公司，其目标是利用SmartDV全球领先的硅知识产权（IP）技术和产品，以及本地化的支持服务来赋能中国集成电路行业和电子信息产业。目前，SmartDV在全球已有300家客户，其中包括十大半导体公司中的七家和四大消费电子公司。 通过将专有的SmartCompiler™技术与数百位专家工程师的知识相结合，SmartDV可以快速、经济、可靠地定制IP，以实现您独特的设计目标。因此，无论您是为下一代SoC、ASIC或FPGA寻找基于标准的设计IP，还是寻求验证解决方案（VIP）来测试您的芯片设计，您都会发现SmartDV的IP非常容易集成，并在性能上可力助您的芯片设计实现差异化。 了解更多关于SmartDV和智权半导体的信息，请浏览：www.smart-ip.cn，或发邮件到： chinasales@smart-ip.cn

采用芯科科技 MG21 无线 SoC 的控客智能家居解决方案为杭州亚运会媒体村打造智能、舒适、便捷、安全的生活体验 中国，北京 - 2023 年 12 月 4 日 – 致力于以安全、智能无线连接技术，建立更互联世界的全球领导厂商 Silicon Labs （ 亦称 “ 芯科科技 ” ， NASDAQ ： SLAB ）与领先的智能家居硬件和系统解决方案提供商 杭州控客信息技术有限公司（以下简称“控客”） 合作多年，采用芯科科技 MG21 多协议 无线片上系统（ SoC ） 的控客智能家居解决方案于先前落地杭州亚运会媒体村，用创新性设计和高品质产品，为入住人员提供了智能、舒适、便捷、安全的生活体验。控客为亚运村提供的全套智能家居解决方案包括了智能主机、智能面板、智能窗帘电机、红外遥控器等多种产品及智能语音控制系统。 芯科科技和控客在物联网市场及智能家居应用领域保持着长期的合作伙伴关系，目前控客已在其多款智能产品中采用了芯科科技高性能、低功耗、高安全性的无线 SoC 和模块。此次控客在亚运村实施的智能家居方案所使用的 MG21 SoC ，是芯科科技第二代无线开发平台中的一款多协议产品，可支持 Zigbee 、 Thread 和蓝牙网状网络（ Bluetooth Mesh ）等多种物联网协议。在性能方面， MG21 具备高集成度优势，可以提升设备的处理能力、 RF 性能和电源效率。在安全性方面，该 SoC 带有芯科科技通过行业最高等级 PSA 3 级认证的 Secure Vault 物联网安全功能，可极大减少物联网安全漏洞，保障设备安全稳定运行。 芯科科技亚太及日本地区业务副总裁王禄铭表示：“控客一直是芯科科技重要的合作伙伴。我们非常高兴看到控客将多款采用芯科科技无线 SoC 的智能家居产品应用到亚运村，为入住人员提供了智能化场景和个性化设置，提升了他们的居住体验。芯科科技将利用自身在物联网领域的深厚经验与技术优势，不断推出创新产品，并优化软件和服务方面的支持，为包括控客在内的国内外领先的物联网企业提供性能优势和开发便利，助力其更快打造出更多受市场欢迎的智能产品，推动智能家居等物联网领域加快发展。” 控客作为亚运村智能家居无线解决方案提供商，将先进的物联网技术融入亚运村，实现了照明、遮阳、环境管理及智能语音控制系统，并提供了智能面板、智慧屏、语音管家、手机 APP 等多种方式来执行智能控制。控客的整套系统皆可进行个性化设置，用户可以根据自己的生活习惯自定义照明开关、遮阳开关、场景变化、面板按键等内容，再结合控客小 K 语音控制，可在解放双手的同时实现全场景的智能化控制。 控客的亚运村智能家居完整解决方案中包含多款智能产品，灵悦主机和 Moore 4c 智控屏是其中的代表性产品。灵悦主机是一款标准 Zigbee 3.0 主机，其利用芯科科技的无线技术实现了强大的信号覆盖能力，再配合路由节点，可满足常见中小户型的信号覆盖需求；而且它即插即用无需繁琐配置，并可通过显示屏提示主机网络状态参数，方便用户了解产品使用状态。 Moore 4c 是一款 4 寸屏智能家居交互面板，可将常用的设备及功能场景放置在其主界面上，具有可深度定制的 UI 交互界面，便于操作，一触直达。亚运会期间， Moore 4c 启动了“赛时模式”，可一键执行回家 / 离家模式，用智能实现了舒适及便利。 控客总经理陈志勇表示：“芯科科技是控客的理想合作伙伴，提供了业界优秀的无线连接产品和解决方案，可满足我们对智能化、安全性、可靠性、低功耗的需求，帮助我们打造了多样化的智能家居产品及解决方案组合。我们的产品涵盖智能主控设备、智能面板、安防和安全设备、音频和视频控制器、智能家电、智能门窗、语音控制及用电管理等多种类型，已在全球多个国家和地区部署。未来，我们将继续与芯科科技这样优质的合作伙伴携手，打造更多领先的智能家居产品和解决方案。” 除了在亚运村投入使用的 MG21 SoC ，芯科科技还拥有多款支持多协议的产品。其中， MG24 SoC 在业界率先集成了专用人工智能 / 机器学习（ AI/ML ）加速器，仅用 1/6 能耗将 AI/ML 性能提升了 4 倍，可在电池供电的边缘设备上实现 AI/ML 应用和高性能无线功能；同时该 SoC 支持 Matter 、 Zigbee 、 OpenThread 、低功耗蓝牙（ BLE ）、蓝牙网状网络和专有协议等多种协议，可用于各种智能家居、智慧零售、互联健康和工业物联网应用。此外，针对低功耗和小尺寸需求，芯科科技还推出了支持 Zigbee 及其他专有协议的 MG27 SoC ，在满足功耗与尺寸需求之外，还可为物联网设备设计人员提供高性能 、大内存 和安全性，是微型、电池优化设备的理想选择。

作者：郭道正， A chronix S emiconductor 中国区总经理 在日前落幕的“中国集成电路设计业 2023 年会暨广州集成电路产业创新发展高峰论坛（ ICCAD 2023 ）”上， Achronix 的 Speedcore ™嵌入式 FPGA 硅知识产权（ eFPGA IP ）受到了广泛关注，预约会议、专程前往或者驻足询问的芯片设计业人士的数量超过了往届，表明了越来越多的国内开发者正在考虑为其 A SIC 或 S oC 设计添加高性能 e FPGA 逻辑阵列。 众多潜在用户的需求，反映了当前各行各业都在加速导入智能化技术，并利用 eF PGA 来在其 A SIC 或 S oC 中添加硬件数据处理加速功能，并为不断演进的算法或者标准保留可编程性。 S peedcore eFPGA IP 包括了查找表、存储器、数字信号处理器（ DSP ）和机器学习处理器（ MLP ）等构建模块。它们都采用了模组化的结构设计，以支持客户根据其客制化终端系统的需求，来量身定制相应的资源组合。 Achronix 的 Speedcore IP 以 GDSII 格式提供，同时提供相应的文档，以支持设计师将 Speedcore eFPGA 实例集成到其特有的 ASIC 之中。 Achronix 还提供配套的 ACE 设计工具，用于编译针对 Speedcore eFPGA 的设计。目前， S peedcore eFPGA IP 已被全球数十家领先的科技企业采用，总的出货量超过了 1500 万。 简要功能介绍 由于 Speedcore eFPGA 是一款嵌入式 IP ，因此它被设计为整个 A SIC 的一个单元组件，被 A SIC 的其他完全定制的单元模组所包围（见下图）。 Speedcore eFPGA 包括以下功能 : ·可编程内核逻辑阵列，具有客户自定义的功能 ·内核 I/O 环 · FPGA 配置单元（ FCU ） ·配置存储器（ CMEM ） ·用于调试和编程的接口 ·用于测试的接口（ DFT ） 核心资源介绍 通过选择下列每种资源的数量，就可以定义一个定制 Speedcore eFPGA IP 的功能： ·逻辑 - 6 输入查找表（ LUT ），加上集成的快速加法器 ·逻辑 RAM - 两种选择： ·用于 LRAM2k 的每个存储器单元的容量最多可达 2Kb ，其中包括与 MLP 紧耦合的存储器 ·用于 LRAM4k 的每个存储器单元的容量最多可达 4Kb · Block RAM - 两种选择： ·用于 BRAM20k 的每个存储器单元的容量最多可达 20Kb ·用于 BRAM72k 的每个存储器单元的容量最多可达 72Kb ，包括与 MLP 紧 耦合的存储器 · DSP64 - 每个单元模块有一个 18 x 27 乘法器、 64 位累加器和 27 位预加法器 · MLP - 机器学习处理器（ MLP ）模块，包含乘法器、加法器、累加器和紧耦合存储器（包括 BRAM72k 和 LRAM2k ） 交付与应用价值 由于 Achroni x 采用了根据客户需求来定制 GDS II 的商业模式，每个 Speedcore eFPGA 实例的资源模块的数量和组合都是基于客户需求来搭配提供。 Achron ix 的 Speedcore eFPGA IP 可用于台积电（ TSMC ）的 16FF+ 、 16FFC 、 12FFC 、 7nm 、 5nm 和 3nm 工艺技术节点，也可以移植到其他工艺节点上。 在 A SIC 或者 SoC 中嵌入 Speedcore eFPGA 将带来诸多好处，与一款独立的 FPGA 芯片相比， Speedcore eFPGA IP 提供了以下优点： · 降低功耗多达 75% ·节省 90% 的成本 ·延迟缩短到 1/100 ，同时带宽提高了 10 倍。 因此， Sp eedcore eFPGA 具有极高的应用价值。 开发与编程 Achronix 是唯一一家可以同时大批量生产并交付 eFPGA IP 和独立 FPGA 芯片的公司，而且它们都采用同一套 A CE 开发工具来支持。设计人员可以 100 ％确信 Speedcore eFPGA IP 将会正常工作，因为它在 A chronix 的 S peedster 系列独立 FPGA 芯片中已得到了全面的验证，并且经过了大量的流片验证。 由于 S peedcore eFPGA IP 采用的是与 A chronix 的独立 F PGA 芯片和搭载 Achronix Speedster7t FPGA 芯片的 V ectorPath 加速卡相同的工具，开发人员可以先在这些独立 F PGA 芯片或者加速卡上完成设计，然后再移植到 S peedcore eFPGA 上。客户可以选择以下所列配置接口中的一项或多项组合来进行编程： · JTAG ·并行 CPU （ x1 、 x8 、 x16 、 x32 、 x128 数据宽度模式） ·串行闪存（ 1 个或 4 个闪存器件） · 128 位 AXI 总线 总结与展望 Achronix 的 Speedcore eFPGA IP 保持了高端 F PGA 的性能，最高运行频率可达 750MHz ，典型的运行频率也可以达到 300MHz-500MHz ，可以为 A SIC 或者 S oC 提供高性能硬件加速，是诸多智能化应用和边缘计算的理想选择，因而被领先科技企业选择用于通信基础设备、网络加速、智能驾驶和金融科技等多种应用中。 从我们在 ICCAD 2023 上与客户的交流来看，一些领先的国内系统公司和芯片设计企业已经认识到 e FPGA 的优点与价值，并进一步在探讨与 A chronix 进行基于 e FPGA 的 c hiplet 等新的合作模式。因此，我们可以展望在未来几年中，集成了 S peedcore 等 eFPGA 的 A SIC 或者 S oC 将是智能化和高速网联等领域内 芯片设计企业的一条重要的创新之道。 联系本文作者，请发送邮件到：dawson.guo@achronix.com

全新的 PC805 作为业界首款支持 25Gbps 速率 eCPRI 和 CPRI 前传接口的系统级芯片（ SoC ），消除了实现低成本开放式射频单元的障碍 中国北京， 2023 年 11 月 - 5G 开放式 RAN 基带芯片和电信级软件提供商比科奇（ Picocom ）今日宣布：推出全新的、全面优化的 PC805 系统级芯片（ SoC ），以帮助业界进一步提升 5G 小基站开放式 RAN 射频单元（ O-RU ） 的性能 。这款高集成 度 、小尺寸、低功耗的 SoC 芯片前传速率高达 25Gbps ， 旨在简化 5G NR/LTE 小基站 O-RU 的设计和生产，可支持 CPRI 和 eCPRI 两种接口以及包括中国在内的全球主要 5G NR/LTE 频段，进一步助力小基站在各种应用场景的部署，包括企业、工业、第三方中立运营商和专用网络等应用场景。 与 现有 的方案相比，使用 PC805 可极大地简化 O-RU 的设计流程，并显著降低物料成本。 PC805 SoC 通过开放式前传 接口 （ S plit 7.2 或 Split 8 ）直接与分布式单元（ O-DU ）对接，并支持通过标准化的 JESD204B 高速串行接口与射频 单元 （ RFIC ）无缝连接。在提供 PC805 芯片的同时，比科奇还配套提供完全集成的、符合 O-RAN 标准的 5G NR RU 和管理平面（ M-plane ）软件套件。 比科奇首席执行官蒋颖波表示：“大多数现有的 O-RU 产品都是基于 FPGA 技术，这就需要重新设计硬件来满足不同的应用场景需求。 我们需要 把握住这些新 的 机遇，采用更有针对性的解决方案，仅通过简单的软件 改动 就 可以满足 新的场景 需求 。这就是为什么我非常高兴地向大家介绍比科奇针对小基站射频单元 进行 优化 并 具有 充分 灵活性的 SoC 芯片 。 PC805 将开创小基站部署的新时代，满足客户日益增长的对 更多 载波聚合和频谱灵活利用的需求。” 随着 5G 部署的推进，运营商希望 能够 聚合不同频段 的频谱， 对于第三方中立运营商来说尤其如此，他们通常需要支持多家移动运营商的频率分配，或在共享频谱中聚合非连续的 频段 。 PC805 只需要最少的额外组件即可支持这些应用场景，极大降低了资本支出和运营成本。简而言之，使用 PC805 芯片再加上射频和电源，您就拥有了一套既可以满足中国市场的需求，又可以支持开发者去为全球市场提供多样化的 O-RU 产品。 PC805 可以在 200 MHz 瞬时带宽（ IBW ）内聚合四个或更多 的 4T4R 载波，适用于我国的相关频段（如 n 41 和 n 7 8 ）、美国 CBRS 频段和其他国家 / 地区日益增多的类似频段（如英国 n77 共享接入频段）。单个 PC805 还可支持多个频段，包括 5G NR 和 LTE 的 TDD 和 FDD ，两个 PC805 SoC 的级联可将支持的带宽增加一倍。采用 PC805 的 O-RU 方案还可以针对不同市场配置进行定制，例如可以配置 成 在中国市场中广泛使用的 CPRI 接口，从而支持 S plit 8 以实现更广泛的应用。 与 PC805 一起推出的还有完整的软件套件和配套的 RU 演示板 PC805RDB ，以简化开发并加快产品上市时间。 PC805RDB 是一款灵活的 5G NR/LTE 射频单元（ RU ）板 卡 ，用于演示带有板载射频收发器、 射频 前端和相关支持电路及软件的 PC805 SoC 。 PC805 采用 17mm x 17mm FC LFBGA 倒装芯片球栅外形尺寸，比科奇将从 2023 年 11 月起向主要客户提供样品。

芯粒是小型模块化芯片，可以组合形成完整的片上系统 (SoC)。它们被设计用于基于芯粒的架构，其中多个芯粒连接在一起以创建单个复杂的集成电路。与传统的单片 SoC 相比，基于芯粒的架构具有多项优势，包括提高性能、降低功耗和提高设计灵活性。Chiplet 技术相对较新，半导体行业的许多公司正在积极开发。 Chiplet 是一种新型芯片，为设计复杂的 SoC 铺平了道路。Chiplet 可以被视为乐高积木的高科技版本。一个复杂的功能被分解成一个小模块，然后是可以非常有效地执行单个特定功能的芯粒。因此，使用芯粒的集成系统可以包括：数据存储、信号处理、计算和数据流管理，构建称为“芯粒”。 Chiplet 是封装架构的一部分，它可以定义为一块物理硅片，通过使用封装级集成方法将 IP（知识产权）子系统与其他 chiplet 封装在一起。可以说，chiplet 技术在单个封装或系统中集成了多种电气功能。 利用芯粒技术，工程师可以通过将不同类型的第三方 IP 组装到单个芯片或封装中来快速且经济高效地设计复杂芯片。这些第三方 IP 可以是 I/O 驱动程序、内存 IC 和处理器内核 。 chiplets 的想法起源于 DARPA CHIPS（Common Heterogeneous Integration and IP）项目。由于最先进的 SoC 并不总是适合小规模应用，因此为了提高整体系统的灵活性，CHIP 计划寻求创建一种新的 IP 重用范例，即 chiplet。 虽然当今大多数电子设备中的计算机技术在很大程度上仍由传统芯片组主导，但随着时间的推移，这种趋势似乎很明显会发生变化。许多专家认为，随着这些先进技术的发展，专用芯粒将成为消费设备的普遍特征。有许多可靠且更便宜的技术可用于设计芯粒。 摩尔定律是英特尔联合创始人戈登摩尔于 1965 年做出的预测，即微芯片上的晶体管数量大约每两年翻一番，从而导致计算能力呈指数级增长并降低成本。Chiplet 技术可以看作是扩展摩尔定律并延续半导体行业提高性能和降低成本的趋势的一种方式。 芯粒技术可以帮助扩展摩尔定律的一种方式是允许创建更复杂和更强大的 SoC，而无需将所有必要的组件安装到单个单片芯片上。通过将复杂的 SoC 分解成更小的模块化芯粒并将它们连接在一起，可以继续扩大晶体管和其他组件的数量，而不会达到单个芯片的物理极限。这有助于跟上摩尔定律预测的性能改进和成本降低的步伐。 如今，异构芯粒集成市场增长更加迅速。AMD 的 Epyc 和英特尔的 Lakefield 等不同的微处理器采用芯粒设计和异构集成封装技术进行大量生产。 01. 芯粒历史 芯粒的概念已经存在了几十年，但近年来作为应对缩小传统单片 IC 挑战的一种方式获得了更多关注。随着摩尔定律的不断推进，单片IC的尺寸和复杂度显着增加，导致成本更高，制造难度更大。基于芯粒的设计为这些挑战提供了一个潜在的解决方案，它允许公司使用更小、更专业的芯粒，这些芯粒可以轻松组合并组装成一个完整的系统。 “Chiplet”这个词相对较新，只使用了大约五年左右。它最初是由密歇根大学的研究人员和科学家创造的，当时他们开始研究改进计算机芯片设计、效率和功能的方法。这个词是“chip”和“petite”的组合，可以翻译成“小”的意思。因此，Chiplet 是一种非常小的计算机芯片，用于高科技设备，可执行比传统 CPU 芯片更复杂的任务。它在过去几年发展迅速，许多专家认为，由于其增强的功能，它将开始取代消费设备中的传统芯片组。 2007 年 5 月，DARPA（国防高级研究计划局）启动了首个用于异构芯粒的COSMOS（硅基复合半导体材料）。DARPA 启动了CHIPS，其目的是用芯粒制造模块化计算机。它还涉及不同的集成标准、IP 块和可用的设计工具。 02. 市场预测 芯粒市场预计在未来几年将经历显着增长。根据 MarketsandMarkets 发布的一份报告，到 2025 年，该市场的价值预计将达到 57 亿美元。这表示从 2020 年到 2025 年的复合年增长率 (CAGR) 为 18.9%。 根据 Transparency Market Research 发布的一份报告，到 2031 年，芯粒市场的价值预计将达到 472 亿美元。这代表 2021 年至 2031 年的复合年增长率为 23.9%。该预测考虑了对高性能计算和数据分析不断增长的需求，以及电子设计中模块化和定制化的增长趋势。 这些数据表明，芯粒市场有望在未来几年实现有希望的增长。芯粒是小型模块化芯片，可以组合成更大、更复杂的片上系统 (SoC)。与传统的单片芯片相比，它们具有许多优势，包括提高性能、节省成本和设计灵活性。这些因素，加上对高性能计算和数据分析的需求不断增长，可能会在未来几年推动芯粒市场的增长。 03. 芯粒的好处以及为什么芯粒更好？ 与传统的单片处理器设计相比，芯粒具有多项重要优势。它们可以快速、轻松地定制和升级，从而减少开发时间和成本。也许最重要的是，芯粒通过使用针对特定任务优化的专用处理元件来提高性能。例如，如果您的设备中的 AI 应用程序需要高处理能力，您可以用专为 AI 任务设计的芯粒取代传统 CPU。 除了这些性能优势外，芯粒还可以降低处理器的尺寸和功率要求。通过将多个单独的功能整合到单个单元中，它们消除了对传统芯片所需的大部分布线、冷却基础设施和其他组件的需求。这降低了制造成本，并允许更小的设备设计，非常适合智能手机或 AR/VR 耳机等移动设备。 芯粒提供的灵活性还提供了重要的设计和开发优势。由于可以轻松定制和升级，chiplet 使制造商能够快速适应不断变化的市场条件或新技术发展。它们还通过减少设计和制造定制 SoC 所需的步骤来简化生产过程。 chiplet 技术允许制造商使用更小、更专业的 chiplet 而不是单个单片芯片来完成某些任务，从而有助于提高产量并降低成本。这有助于提高产量，因为它降低了芯片制造过程的复杂性，从而可以减少出现的缺陷数量并提高可用芯片的整体产量。此外，由于芯粒可以单独设计和制造，因此可以更轻松地优化每个特定芯粒的制造过程，从而进一步提高产量。 芯粒有助于降低成本的另一种方式是允许制造商使用混合搭配方法来创建 SoC。制造商不必为每个新产品从头开始设计和制造新芯片，而是可以使用现有芯粒的组合来创建所需的 SoC，这样可以更快、更具成本效益。这对于需要将产品快速推向市场并且需要能够快速更改其 SoC 以满足不断变化的市场需求的公司来说尤其有用。 04. 芯粒挑战 chiplets技术面临以下挑战： 首要的挑战是确保 chiplet 模式的低成本和高可靠性，它基于先进的封装技术。封装技术是chiplet关注的焦点。从 TMSC 向封装的积极转变以及 InFo 和 CoWos 等其他封装技术的发展也可以看出其意义。 第二个挑战是以经济的产品率保持良好的产品质量。虽然，Chiplet 是认证产品，但仍然存在良率问题。如果在 SiP 中的一个 chiplet 硅芯片中发现问题，整个 chiplet 系统的成本就会更高。下图中的图表描述了相对于芯片面积的成品率百分比。 另一个突出的挑战是测试覆盖率。由于多个芯粒嵌入在一起，每个芯粒可以连接到有限数量的引脚。一些芯粒在引脚之外变得不可访问，这导致芯片测试出现问题 。 05. 芯粒标准 虽然芯粒带来了许多挑战，尤其是在商业应用和可扩展性方面，但它们为当今一些最紧迫的芯片设计问题提供了一个有前途的解决方案。随着持续的发展和创新，我们可以期待很快看到芯粒的更广泛使用 。随着 chiplet 技术的发展势头越来越强劲，业内许多大公司开始涉足是很自然的。GlobalFoundries 和三星是走在这一趋势前沿的两家主要公司，各自致力于开发自己的解决方案来应对芯粒挑战。英特尔、AMD、高通、Arm、台积电和三星正在合作定义基于芯粒的 CPU 的新标准。这就催生了UCIe 。 UCIe ( Universal Chiplet Interconnect Express )的推动者群体相当庞大，其中包括 AMD、Arm、Intel 和 Qualcomm，芯片厂台积电和三星（以及 Intel），芯片封装公司 Advanced Semiconductor Engineering，以及云计算提供商 Google、Microsoft、和Meta。 已经开发了芯粒标准化工作来帮助解决与这些连接的性能相关的问题。其中包括改进热管理、降低功耗和减少延迟。它们还可以通过增加流经这些连接的数据流量来帮助提高芯片间通信和集成的效率。 Chiplet 标准化工作正在进行中，目前有许多不同的标准用于芯片之间的接口。例如，加速器缓存一致性互连 (CCIX) 应该是 SoC 芯粒的未来标准。多个芯片包含在同一个芯片封装中，它们一起充当一个大的单芯片。为了让最终用户能够轻松混合和匹配芯粒组件，UCIe 1.0 规范提供了完整的标准化芯片到芯片互连，包括物理层、协议栈、软件模型和合规性测试。下表显示了 UCIe 1.0 的特性和关键矩阵。UCIe 标准涵盖芯粒设计的物理层、物理层和协议层。这些标准还定义了芯粒应如何连接在一起以相互通信。UCIe 1.0 版定义了两个不同的性能级别以适应不同的封装选项：标准和高级。在标准封装方案中，芯粒之间定义了 25 毫米间距的 16 条数据通道。而在先进封装中，允许有 64 个数据通道和 2mm 的空间 。UCIe 1.0 标准基本上是为 2D 和 2.5D 芯片封装定义的，而不是像即将推出的 Foveros Direct 这样的 3D 直接芯片到芯片技术。随着 3D 芯片封装变得可用，该标准将需要更新，以便考虑到可能的附加功能和更高的密度。 芯粒标准化的最大挑战之一是确保芯片可以设计为与各种中介层设计和标准一起使用。在这方面已经取得了一些进展，包括多个组织努力为芯粒接口编写标准化规范。然而，随着越来越多的公司采用这些类型的技术，确保兼容性可能会变得越来越困难。有兴趣实施这些技术的公司需要密切关注 chiplet 标准化工作的现状，以最大限度地提高成功的机会。 06. 芯粒的未来 芯粒技术是一种模块化设计方法，涉及创建小型、独立的芯片或“芯粒”，这些芯片可以组合起来创建更大的系统。每个芯粒都旨在执行特定功能，通过组合不同的芯粒，公司可以创建满足其特定需求的定制解决方案。Chiplet 技术有可能彻底改变电子元件的设计和制造方式，因为它允许更高效和更具成本效益的生产过程，并能够创造更专业和定制化的产品。 芯粒技术有几个关键优势。首先，它允许更灵活和可扩展的设计。通过使用芯粒，公司可以混合和匹配不同的组件，以创建适合其特定性能和功率要求的解决方案。这可以带来更高效和更具成本效益的制造流程，因为它允许公司创建针对其特定需求优化的产品。 其次，芯粒技术有助于提高电子设备的性能。通过使用芯粒，公司可以创建针对特定任务优化的解决方案，从而实现更快、更高效的性能。此外，chiplet 技术有助于降低功耗，因为它可以更有效地利用资源。 最后，chiplet 技术具有加速电子行业创新的潜力。通过支持创建更专业化和定制化的产品，chiplet 技术可以引领新技术和创新技术的发展。 很难预测 chiplet 技术的确切未来，因为它将取决于许多因素，包括技术进步、市场需求和个别公司的战略。然而，芯粒技术有可能彻底改变处理器和其他电子元件的设计和制造方式。通过允许公司混合和匹配不同的芯粒来创建定制产品，芯粒技术可以带来更高效和更具成本效益的制造过程。它还可以允许创建更专业和定制的产品，因为公司可以选择最能满足其性能和功率要求的特定芯粒。 关注公众号“优特美尔商城”，获取更多电子元器件知识、电路讲解、型号资料、电子资讯，欢迎留言讨论。