标签: 同步数字体系

分析了同步数字体系中2.048Mbps支路信号E1异步映射进VC-12的过程,并根据正/零/负码速调整原理确定了缓冲存储器的容量和正负码速调整的判定门限.通过对异步FIFO读控制实现了此异步映射过程的正/零/负码速调整.同时,为了在异步时钟域之间可靠地传递数据,采用格雷码实现读时钟域对写指针的采样.该设计通过了功能仿真、综合及FPGA验证.……

介绍了一种采用FPGA设计的SDH设备时钟的构成及设计原理;并给出了相关的测试结果;测试结果表明该SDH设备时钟完全满足ITU-TG.813建议规范的各项时钟指标要求.采用ＦＰＧＡ设计ＳＤＨ设备时钟唐石平，臧大军，朱俊明（清华大学电子工程系，北京１０００８４）摘要：介绍了一种采用ＦＰＧＡ设计的ＳＤＨ设备时钟的构成及设计原理；并给出了相关的测试结果；测试结果表明该ＳＤＨ设备时钟完全满足ＩＴＵ―ＴＧ．８１３建议规范的各项时钟指标要求。关键词：现场可编程门阵列同步数字体系ＳＤＨ设备时钟ｎ＇Ｕ―ＴＧ．８１３建议全数字式锁相环ＳＤＨ设备时钟（ＳＥＣ）是ＳＤＨ光传输系统的重要组成并且能够在三种模式之间进行平滑切换。由于ＩＴＵ―Ｔ部分，是ＳＤＨ设备构建同步网的基础，也是同步数字体Ｇ．８１３建议规定的ＳＥＣ带宽较窄（一３ｄｂ带宽在１―１０Ｈｚ系（ＳＤＨ）可靠工作的前提。ＳＥＣ的核心部件由锁相环构内），且需要在三种工作模式下输出稳定的时钟，同时还成。网元通过锁相环跟踪同步定时基准，并通过锁相环要保证在三种模式切换过程中输出时钟稳定（即平滑切的滤波特性对基准时钟在传输过程中产生的抖动和漂换），采用模拟锁相环（ＡＰＬＬ）很难实现。因此一般采用移进行过滤。而当基准源不可用时，则由ＳＥＣ提供本地……

在分析同步数字体系中2.048Mbps支路信号E1异步映射复用进VC-4的过程的基础上,对系统中各功能模块的设计原理进行了详细阐述,重点讨论了时钟/使能信号产生电路的功能及设计.最后,完成了E1/VC-4复接器电路的设计与实现,并基于ALTRA/EP1C6T144C8环境完成了验证.基于ＦＰＧＡ的Ｅ１／ＶＣ一４数字复接器的设计与实现赵雷，李惠军（山东大学信息科学与工程学院，山东济南２５０ｌｏｏ）摘要：在分析同步数字体系中２．０４８Ｍｂｐｓ支路信号Ｅ１异步映射复用进ＶＣ一４的过程的基础上，对系统中各功能模块的设计原理进行了详细阐述，重点讨论了时钟／使能信号产生电路的功能及设计。最后，完成了Ｅ１／ＶＣ一４复接器电路的设计与实现，并基于ＡＵｌＥＲＡ／ＥＰｌＣ６Ｔ１４４Ｃ８环境完成了验证。关键词：专用集成电路同步数字体系异步映射数字复接器时分复用近年来，作为新一代的传输技术，同步数字体系个基帧组成，并且设置了一个负调整机会比特Ｓ１和一ＳＤＨ（ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）以其具有全球统个正调整机会比特Ｓ２…。支路信号Ｅ１的帧频为８ｋＨｚ，一的标准接口、灵活的电路调度和网络管理方式、高可……