在分析同步数字体系中2.048Mbps支路信号E1异步映射复用进VC-4的过程的基础上,对系统中各功能模块的设计原理进行了详细阐述,重点讨论了时钟/使能信号产生电路的功能及设计.最后,完成了E1/VC-4复接器电路的设计与实现,并基于ALTRA/EP1C6T144C8环境完成了验证. 基于ＦＰＧＡ的Ｅ１／ＶＣ一４数字复接器的设计与实现 赵雷，李惠军 （山东大学 信息科学与工程学院，山东济南２５０ｌｏｏ） 摘要：在分析同步数字体系中２．０４８Ｍｂｐｓ支路信号Ｅ１异步映射复用进ＶＣ一４的过程的基础上 ，对系统中各功能模块的设计原理进行了详细阐述，重点讨论了时钟／使能信号产生电路的功能及设计。 最后，完成了Ｅ１／ＶＣ一４复接器电路的设计与实现，并基于ＡＵｌＥＲＡ／ＥＰｌＣ６Ｔ１４４Ｃ８环境完成了验证。 关键词：专用集成电路同步数字体系异步映射数字复接器时分复用 近年来，作为新一代的传输技术，同步数字体系 个基帧组成，并且设置了一个负调整机会比特Ｓ１和一 ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）以其具有全球统 个正调整机会比特Ｓ２…。支路信号Ｅ１的帧频为８ｋＨｚ， 一的标准接口、灵活的电路调度和网络管理方式、高可 ……