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1 、AVALON总线简介 Avalon 总线是一种协议较为简单的片 内总线 ，是ALTERA公司定义的片上互联总线，该总线可以将诸如NIOS II的CPU与其他外设连接起来，进而进行数据交换。 AVALON 总线支持简易版，高级版和超级版，超级版甚至可以直接对接一些诸如ROM，RAM，FLASH的外设。 AVALON 总线信号有如下，有些总线信号在有些情况下可以不必使用。 2 、AVALON slave从传输 在soc中从设备通常要占据很重要的地位，扮演者被别的模块访问的角色，如下图所示，他可以是慢速设备诸如uart，也可以是比较高速的dram，同样也可以是自定义的其他模块。 ​ ​ 如下图所示的基本的从设备的读操作，在当前周期发起读请求read,片选请求chipselect,读地址address，在当前周期从设备应答读数据readdata   有时候从设备不一定能够在当前周期及时应答读请求，有可能延时一个周期，如下图所示。   如下图，如果从设备不能及时的响应度请求，可以选择利用waitrqst来进行延时操作，这样直到自身数据准备好之后将waitrqst拉低即可。   上面讲解了从设备的读操作，下面给出从设备的写操作。   主设备将写地址，写请求，写数据推送出去，从设备在当T无条件接受写数据。 下面是另一种带延时请求的操作，从设备如果不应答写操作，主设备必须一直保持写操作，直达从设备将wait rqst拉低。   上面简单介绍了AVALON总线的主从传输，由于是ALTERA公司的FPGA总线，使用面不是特别的广，因而介绍到此结束，如果有其他疑问或者不明白的地方可以参考《AVALON总线接口规范AVALON interface specification》。

　　近年来，高清网络摄像机席卷视频监控市场，传统的模拟摄像机也在寻找新的出路提升图像质量，采用非压缩方案的高清模拟摄像机成为首选。一般来说，非压缩方案的硬件平台有DSP或ASIC或FPGA。它们各有优缺点，FPGA是现场可编程门阵列，兼顾了实时性与灵活性，而且还可以内嵌CPU，因此适合用来做图像处理。FPGA的最大缺点是功耗太大，但本文设计的不是便携式消费电子，功耗问题可以不考虑。 　　本文在数据传输方式上进行了创新，一般的视频采集与显示方案均需要使用2个DMA通道和2片SDRAM做缓存，本文采用自行编写的BURST模块传输，仅需要一片SDRAM，节省硬件开销的同时降低了PCB板的复杂度。 　　 系统总体设计 　　FPGA是整个系统的核心，本文采用的FPGA是Cyclone系列的EP3C16，它内部集成了15408个逻辑单元，56个18×18乘法器，4个锁相环，CCD是SONY的ICX274，其有效分辨率是1600×1200，像素时钟是36MHz，并且逐行扫描。SDRAM是Micron的MT48LC2M32B2，容量是2M×32bit，完全满足本设计的需要。 　　首先ADC驱动CCD，CCD输出模拟视频，经过ADC转换成数字图像数据，然后通过FPGA内部的BURST传输写到SDRAM，在SDRAM内部开辟三段数据空间。其中code区域存放NIOS软件代码，bufferA和bufferB作为图像数据缓存，当图像数据写入bufferA时，可以读bufferB用于显示，当一帧数据采集完后，切换BURST传输地址，写入bufferB，此时读bufferA用于显示，这样数据可以不间断地采集和显示，这就是所谓乒乓操作。FPGA输出的视频数据经过编码器编码后形成串行码流，即SDI数据，然后经过同轴电缆线传输到具有SDI接口的显示器显示。其中，FLASH用来保存NIOS软件和FPGA硬件配置信息。 　　在FPGA内部实现的模块中，VIDEOIP是根据AVALON总线规范编写的用户自定义模块，其余的模块均是ALTERA提供的标准模块，只需要在SoPCBuilder中调用即可，因此本系统的设计主要是VIDEOIP的设计。 　　 硬件模块设计 　　硬件模块也就是VIDEOIP模块，主要由色彩插值、色彩空间转换、FIFO三部分构成。基于成本与工程复杂度的考虑，本系统为单CCD系统，在CCD表面覆盖一层色彩滤波阵列(CFA)，该滤波阵列采用Bayer格式，每个像素点只有一个颜色通道，为了实现彩色显示，每个像素点必须要有RGB3个通道，要通过色彩插值才能获得其余两个通道。本文处理的视频数据都是YCbCr格式，因此还需要经过色彩空间转换将RGB格式转换成YCbCr格式。由于NIOS处理器的位宽是32bit，而YCbCr(4：2：2)是16bit，所以YCbCr必须经过FIFO，当FIFO半满时，通过BURST传输写数据到SDRAM。值得注意的是：写入FIFO之前，YCbCr的格式是4：4：4，为了方便显示，必须转换成4：2：2，本设计采取了最简单的处理方式，就是Cb和Cr间隔采样。实验表明，这种处理不影响显示效果。 　　 色彩差值算法 　　考虑到本文设计的系统主要用于视频监控，因此采用最简单的插值算法，即双线性正交法。该算法的原理是在每个像素的领域取8个像素构成3×3阵列，该阵列中心的像素为待插值像素，其中一个色彩通道直接使用该像素的数据，另外两个色彩通道通过计算领域的2个或4个像素的平均值获得。不同位置的像素四周情况不同，根据待插值像素所处位置总结出4种情况(设待插值像素坐标为(X，Y))。 　　由于要形成3×3阵列，因此FPGA硬件实现时，为色彩插值模块，采用3个双口RAM分别保存3行数据，其中A、B、C、D、E、F表示寄存器，CCD的数据是在行场同步控制下从左到右、从上到下输出，在行场同步下先把第一行数据写到RAM1，写完第一行再切换到第二行，写完第二行再写第三行，第三行写完第3个数据即可读出RAM和各寄存器的数据做色彩插值，当第三行写完以后，第四行数据再写到RAM1，以此类推，一直循环直到一帧数据处理结束。值得注意的是：3×3阵列各行的数据是循环切换的，当RAM1保存的是3×3阵列的第一行数据时，3×3阵列第一行数据从左到右依次为B、A、RAM1，第二行数据从左到右依次D、C、RAM2，第三行数据从左到右依次为F、E、RAM3；当RAM2保存第一行数据时，第一行是D、C、RAM2，以后各行循环切换，不再赘述。 　　3×3阵列的数据进入多路选择器，根据当前的位置以及所需的颜色通道选出4个像素进行相加求和运算。4个像素的获得方法是：当是1个像素时，复制3次；得到4个像素，当是2个像素求平均时，每个像素各复制1次；当是4个像素求平均时，不用复制。 　　本文采用的CCD为SONY的ICX274，其有效分辨率为1600×1200，而用于显示的分辨率为1280×720(720P)，因此需要截取1600×1200为1282×722进行插值，增加两行两列是为了做边界处理。 　　 色彩空间转换 　　本文采用的转换关系如下： 　　Y=0.257×R+0.504×G+0.098×B+16 　　Cb=-0.148×R-0.291×G+0.439×B+128 　　Cr=0.439×R-0.368×G-0.071×B+128 　　在FPGA实现时，以上转换关系要调用乘加单元。其中为了保持数据的稳定，增加处理速度，增加了三级流水线，由于系数为小数，因此先左移8位，取整数后分别与R、G、B相乘，再右移8位输出，最后与整数相加输出YCbCr格式数据。 　　 突发传输模块 　　经过上述两步处理以后的视频数据即可用于显示，本文采用突发传输方案。视频数据首先经过FIFO缓冲，然后经过突发传输写到SDRAM，数据从SDRAM读出也是采用突发传输，读出的数据再经过另外的FIFO缓冲以后即可用于显示。突发(BURST)传输一次进行多个数据单元的传输，而不仅仅是把每个数据单元作为一次单独的传输。这样便提高了从端口的数据吞吐量，在主端口一次处理多个数据单元时，可以达到极高的效率。要使用突发传输就必须严格按照突发传输的规范设计AVALON总线接口。限于篇幅，本文不再详述AVALON总线接口。 　　 测试结果 　　本系统使用了48%的逻辑单元和40%的存储器，还有剩余的资源可以给系统增加更多的功能。该系统运行良好。本文设计的基于FPGA的高清视频处理系统，能在FPGA硬件设备中高速、高质量地对CCD传感器采集的Bayer图像进行色彩插值和色彩空间转换，经过SDI编码后能够实时显示。在本设计的基础上可以增加更多的功能以改变图像质量，例如3A算法(自动曝光，自动白平衡，自动聚焦)。

　　 引言 　　数码管可显示简单的字符和数字，由于其价格低廉、性能稳定、显示清晰、亮度高、使用电压低、寿命长，在工业生产、交通运输、仪器仪表及家用电器等场合得到广泛应用。然而，开发基于NiosⅡ的嵌入式系统时，Builder开发工具中没有提供现成的数码管显示IP核，这使设计者工作量增加。这里把数码管控制器设计为一个共阴极(或共阳极)7段数码管动态显示IP核，并给出此核的一个参考驱动程序。在系统设计中，可根据实际需求，把此核直接例化成1～8个共阴极(或共阳极)数码管显示控制器，控制1～8个共阴极(或共阳极)数码管工作，实现IP核重用，减少电子设计者的工作量，从而提高设计效率。 　　 2 LED数码管结构及驱动显示方式 　　根据发光二极管的个数可将数码管分成7段数码管和8段数码管，8段数码管比7段数码管多一个用于显示小数点的发光二极管；根据内部连接形式可将数码管分成共阳数码管与共阴数码管，图1为数码管的外形及其内部结构图。 　　常用的数码管显示驱动方式有静态驱动与动态驱动两种，静态驱动方式的主要特点是，每个数码管都有相互独立的数据线，并且所有的数码管被同时点亮；而动态驱动方式则是所有数码管共用一组数据线，数码管依次被点亮，因此，动态驱动显示方式每个数码管都要有一个点亮控制输入端口。为节省I／O端口，此设计采用动态显示方式，所有数码管动态显示控制时序，全部由FPGA器件产生。 　　 3 数码管动态显示IP核设计 　　根据数码管动态显示方式的工作原理，可把数码管动态显示控制器设计成IP核，包括任务逻辑设计、寄存器文件设计和Avalon接口设计3部分。 　　 3．1 任务逻辑设计 　　任务逻辑实现IP核的基本功能，是IP核设计的关键。任务逻辑产生数码管动态显示时的各种控制时序，并根据控制时序的先后顺序，读取寄存器文件中的数据，并送至数码管译码器进行译码，图2是任务逻辑框图。 　　由图2知，所设计的IP核主要由模N计数器、数据选择和生成器、8段数码译码器、数码管位译码器和寄存器文件组成。模N计数器可根据参数N，产生N个状态，其状态数与数码管个数相等，每个状态依次分给第一个数码管；数码管位译码器的作用是根据模N计数器的值(状态)产生数码管位选信号。按顺序依次点亮数码管，而参数P的值表示数码管的类型(共阳或共阴)，当P为高电平时，控制共阴极数码管工作；P为低电平时，控制共阳极数码管工作。 　　数据选择和生成器用于根据计数器的状态选择数据寄存器组的数据，还可生成要显示的数据信号，包括数字与小数点两种，当小数点位置寄存器的值与计数器的值相等时，点亮小数点位；7段数码管译码器对输入的信号译码产生译码数据，该数据的最高位是小数点数据，低7位是字符显示数据。 　 　3．2 寄存器文件设计 　　为实现任务逻辑单元与外界数据交换，要定义一组寄存器，称为寄存器文件，并为这些寄存器分配地址。根据图2，在此IP核中共定义10个寄存器，表1为其功能和地址偏移量。 　　 3．3 数码管动态显示IP核Verilog HDL程序编写 　　用硬件描述语言Verilog HDL编写程序完成设计。 　　 4 基于Nios II的软件驱动程序设计 　　把所设计的IP核加载到嵌入式系统，打开Nios II EDS，在Ahera提供的集成开发环境(IDE)中，为IP核编写驱动程序。 　　首先点击new菜单建立工程应用文件，然后选择一个空的工程模板(Blank Project)，并在此工程模板中编写相应程序，其驱动程序的算法流程如图3所示。 　　 5 结论 　　数码管是电子设计中应用较多的元器件。用于显示系统的运行状态和简单的字符，以便提升系统人机界面的效果。为减轻设计者的工作量，实现软核重用，设计8段数码管动态显示IP核，并给出此核的一个参考驱动显示程序。此核根据设计需要，可例化1～8个共阳极(或共阴极)数码管控制器，成功控制1～8个数码管工作，大大提高设计效率。测试结果表明，此核工作可靠、稳定，可直接应用于工程实践中。

 写在前面： 此前，我一直知道，在QQ空间发所谓的技术文章不过是为了炫耀什么。可是当我越来越多的读了特权大神，读了彬哥的文章后，我慢慢发现，正是他们的对技术的这种执着和坚持激励着我，正是他们那些新奇严谨的设计吸引了我，让我坚持学习FPGA技术，如果没有他们的文章，我可能不会走上FPGA的道路，一条我认为充满未来的路。回想大学四年，我总是在吸引一些同学来加入我的行列，和我一起学习、进行电子设计，我总希望身边的人有更多能够和我一样喜欢电子技术。想想特权和彬哥对我的影响，我深切感受到，只有自己不断探索，并将探索的结果和人分享，才能吸引更多的人加入到我们的行列中来。于是，我决定继续写我的技术文章，一篇放在QQ空间，供QQ圈子里搞电子的人观看学习，其实也谈不上学习，这些，只是我在北京至芯科技学习到的知识和技术的一个简单记录，我只是希望把自己接触到的东西分享给大家。另一篇，勇敢的挂到热门论坛上，让各路大神来指导我的学习。   文章由Word导入博客后，图片被压缩的很严重，导致图片上的文字都看不清了，因此我在附件中加上了本文的原版PDF，图片内容清晰些，有兴趣想看清图片上文字的，请自行下载PDF文件 今天，李凡老师给我们讲解了Avalon总线的结构，虽然以前做过SOPC，对Avalon总线有一定的了解，但今天听李老师讲过之后，才发现自己原来知道的还太少太少 ，今天，我就分享一个李老师布置给我们的作业，以及我在完成这个作业时的思路和流程。 具体Avalon总线是什么，具体结构如何，有何特性，内容实在太多，不是这一篇文章能讲述清楚的，这里，我只取其中很小的一点来讲做。下图为练习的题目，题目要求写的很清楚，因此这里不再赘述。 下图为李老师为我们设计好的具体架构实例，在这里不得不说李老师是劳模级的老师，因为我们刚开始接触这个，都没经验，做起来特别困难，于是李老师就一步一步的给我们做示范。一个退休老工程师还能有这份耐心，实在让人感动。 其中，灰色方框外的信号为外部接口信号，方框内的信号均为内部信号，相信看了这个结构图以后，对于这个该系统改怎么去实现也是一目了然。李老师要求我们做设计时，不能先写代码，最后再总结结构，而是要先把结构想清楚，并绘制出状态转移图或状态转移表，最后再根据图或者表进行代码的输入，这样能够保证设计的正确性和结构的合理性。 当架构设计出来后，李老师要求我们必须先绘制出正确的状态转移图，然后再编写代码。下面先贴上对该系统设计的状态转移图。 因为结构简单， 信号线较少，因此该状态转移图设计起来较为简单。但是从这个图中我们可以看到，还是有很多内部信号，我们的设计，就是要有序的组织这些内部信号，让信号按正确的节拍走，这样才能得到正确的结果。但是，因为我经验不足，能力有限，在设计状态转移图的时候就遇到了困难。图中，rdreq、c_wrreq、cdata、caddr之间的关系我并不十分清楚，这些都是IP核的信号线，IP核的工作时序是怎么样的，我并不是十分清楚，因此在设计状态转移图的时候就会遇到问题，这些信号究竟该怎么组织才能让这些ＩＰ核争取的输入和输出呢？没办法，我只能采用最笨但也是最保险的办法，先对这些IP核进行一下仿真，通过仿真波形，就能知道其工作时序了。 三、系统使用的 IP 核工作时序分析 本系统中使用到了三个 IP 核，分别为异步 fifo ，锁相环（ pll ），单口 ram 。为了保证整个系统时序的正确性，必须先对这三个 IP 核的时序有一个清晰的了解。下面，就通过 modelsim 对这三个模块进行仿真，通过仿真来确定这三个 IP 核的正确应用时序。 3.1 fifo 的工作时序分析 本系统中， fifo 配置为异步读写，其它为配置时的默认设置。以下图（ 3.11 ）为 fifo 写时序，图（ 3.12 ）为读时序。由图可知，写请求信号可以和待写入数据同时有效，下一个时钟周期，数据即被写入 fifo 。读请求发出后，数据会在读信号有效的第一个时钟上升沿即出现在数据总线上。 图（ 3.11 ） fifo 写时序 图（ 3.12 ） fifo 读时序 3 .2 pll 的工作时序分析 本设计中 pll 的配置情况为 50MHzsink 时钟输入，带 areset 信号和 locked 信号，并保持 locked 信号 10 个周期的低电平，该配置具体见图（ 3.21 ）。两路时钟输出 c0 = 200M,c1=50M ，相位相差 0 °。 图（ 3.21 ） PLL 端口信号配置详情 pll 仿真结果如图（ 3.22 ）所示。该时序图中出现了和我们预设有出入的地方， locked 并不是在 pll 稳定之后保持了 10 个周期的低电平，而是 8 个，更换不同的保持周期，仿真结果不变，因此这是一个问题，目前还没有查阅到合理的解释。 图（ 3.22 ） pll 仿真结果 3 .3 ram 的工作时序分析 图 3.31 为 ram 的写时序，通过写使能（ wren ）、地址（ address ）、待写入数据（ data ）和 ram 输出口（ q ）上的数据可知，当写使能有效后，下一个时钟上升沿数据会被立即写入 ram 中，这一点从 ram 输出口上的数据在写使能有效后的下一个时钟上升沿出现写入的数据可以得到验证。（本设计中 q 输出为组合逻辑，没有被时钟同步，因此一旦内部数据变化，会立即反应在输出口 q 上）。 图 3.32 为 ram 的读时序，因为 ram 的结构是输入地址会被时钟同步，因此当地址发生变化后，会在下一个时钟上升沿到来时变为有效，因此，有效数据也会在此时输出。即 ram 的读时序为，当写使能（ wren ）无效时（由 ram 的写时序图可知，当 wren 有效时 q 上也会出数据，但是 ram 内部的数据会被改写，因此当写操作有效时，默认 q 输出数据无效），地址变化后下一个时钟周期输出该地址对应的有效数据。即读 ram 数据会有一个时钟周期的滞后。  图（ 3.31 ） ram 写时序 图（ 3.32 ） ram 读时序 本来最后还应该贴上我的练习设计最终仿真结果，但是波形太多，看起来特别杂乱，再说，读者可能更看重设计思考的过程而读结果无暇做过多的研究，因此我就不在贴上结果。 本次练习，主要熟悉了fifo、pll、ram的使用，通过仿真观察时序来得到其正确的使用方法，是本文的重点。