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        笔者前面有博文介绍PET系统中定时方法时有介绍到目前大部分使用到的是CFD方法，CFD是Constant Fraction Discriminator的缩写。那篇博文地址在： http://bbs.ednchina.com/BLOG_ARTICLE_3016937.HTM 。         这里对CFD具体方法概念，不再赘述，本文笔者个人带着学习的态度来给大家介绍下该方法电路的具体实现。为了介绍方便，我们还是将CFD的实现框图摆出来，如图1所示。   图1：CFD原理框图           因为需要精确定时，所以在前面博文中，笔者详细介绍了，当图1中的输入信号的幅度不同时，如果采用双阈值检测，那么会出现时间晃动，在上述链接博文的图2和图3有非常形象的展示。            而上述图1就可以非常理想的避免这个问题，我们看到不管输入信号的幅度怎么变化，图1右侧的tz时刻（即过零时刻）都会保持固定，这就是我们所需要的，即每次hit我们都能进行精确的定时。（这里，大家一定要看懂右侧图，首先输入信号为黑线，上面红线表示经过延迟后的输入，下面红线是经过衰减并倒相的输入，最后蓝线就是上述二者相加得到的结果，蓝线和横轴相交产生了过零点）           有了这原理框图，那么剩下的就是具体实现，图1左侧中，分别有衰减、倒相、延迟、加法器以及过零检测等主要电路模块，后面我们将对它们一一进行详细的具体实现介绍。   双极性信号成形方法         如图2所示，输入信号Vi直接连到比较器的同相输入端，比较器的反相输入端信号Vc是Vi的低通滤波输出，它在时间上比输入信号滞后。比较器的同相、反相输入端之间的电压差为：       Vr（t）=Vi（t）-Vc（t）=R*i（t）=RCdVc（t）/dt   图2：双极性成形电路         在电容器上的电压达到峰值之后，积分电阻上的电流方向改变，引起比较器输出翻转。由于电阻电容组成的是一个线性网络，Vr(t)的过零与输入信号的幅度无关，从而实现了恒比定时功能。   图3：CFD输出          注：图1中反相可以通过图2中的放大器实现一个减法器来实现；而RC滤波器来实现一个延时，这样在整个CFD电路中就实现了所谓的无延迟线的CFD。    

        前面两篇博文分别介绍了什么是CFD电路，CFD电路实现原理框图；以及CFD电路在整个PET系统中地位。毋庸置疑，CFD已成为PET系统中非常重要的功能模块，经理十几二十年的发展，其实现方法并未有突破性的改变，然而这对于工程应用或者是要学习掌握这项技术的工程师来说并非坏事，掌握了基本原理，万变不离其宗。          图1是参考【1】介绍的具体实现电路，下面我们先介绍这个电路，然后引出实际工作中笔者接触到的CFD电路实现方法。 图1：一种实际得到采用的CFD电路        如图1所示这个电路采用的芯片是AD96687，里面有两路比较器。实际的 CFD 电路除了恒比定时甄别电路外，还有预甄别器和输出成形电路。 比较器CP1作为预甄别器， 通过电位器 RT 1 来选择阈值,甄别掉噪声引起的触发，只有信号幅度大于V T1的信号才能触发。两个快比较器 CP1 和CP2 分别作为预甄别器和恒比定时甄别器。        整个电路的工作流程如下：幅度超过下阈值的信号通过预甄别器先使触发器FF1 的输出Q1置高，此时触发器 2 的置位端 R2 无效， D2 变为高电平；在恒比定时甄别器输出的上升沿，触发器FF2 的输出端 Q2 变高， 使FF1 置位， 触发器输出端Q 1 变为高电平， 反过来又将FF2复位，形成一个窄脉冲输出信号。       对于这个电路，笔者唯一的疑问如图1表示的文字所示，就是减法器正向输入端的输入信号如何实现对原始输入的衰减呢？我们知道根据前面博文介绍的CFD原理，放大器一路输入为原始输入的反相加延迟，另外一路则为原始输入的衰减。这里笔者没有看明白；另外还有一点是图1中输入Vi应该是四个PMT信号的整合，正如图2所示笔者所示接触到底的CFD电路那样，通过一个放大器实现加法器将四个PMT信号相加得到CFD的原始输入。   图2：CFD输入信号产生电路        图2除了展现了图1没有展现的CFD的输入Vi的产生电路，另外我们看到原始输入被分成了三路：分别是Original_signal、Delayed_signal以及Attenuated_signal，即原始输入、延迟以及衰减后的信号。        而后续CFD电路则由一款美信的双路比较器来完成，基本原理与图1类似，这里由于公司知识产权关系，就不详细剧透了。希望大家通过这几篇博文的介绍大致了解下什么是CFD，以及CFD基本原理和实现电路，也为自己学习留个记录。     参考【1】：一种无延迟线的恒比定时器

       如在前面“APS像素的原理和结构”中所述，每一个APS像素的重置Reset信号是用来控制曝光开始的，其选择Select信号是用来控制读出的。如图4（C）所示意：在CMOS成像器像素阵列中，水平方向的每一行Row（x）上的所有像素共享同一组重置Reset（x）和选择Select（x）控制信号。因此，每一行上的所有像素将同时被控制曝光或读出，换言之曝光和读出是按行进行的。     CMOS成像器的基本曝光方式是滚动快门Rolling Shutter曝光，图3（A）示意一个3T-APS像素阵列滚动快门方式的曝光和读出时序。在阵列起始的Row（0）行，重置信号Reset（0）控制本行所有像素的光电二极管充电重置，开始了对整幅图像的曝光。然后按相等的时间间隔Trow，依次逐行（即滚动）执行Reset（1）、Reset（2）、Reset（3）…的重置操作，直到     Reset（N-1）完成整幅图像的曝光开始操作。每行Row（x）像素曝光之后，经过曝光时间Exposure Time，用同样在一行像素**享的选择信号Select（x）控制这一行像素的读出，以完成这一行像素的全部曝光过程。曝光时间就是这一行的重置信号Reset（x）到选择信号Select（x）的时间间隔。与重置Reset控制一样，从Row（0）行的Select（0）开始依次逐行 （滚动）读出操作直到Row（N-1）行的Select（N-1）控制完成一整幅图像的全阵列读出。   滚动快门可以是单幅图像的也可以是连续图像的曝光，单幅图像曝光应用于静止图像照相机still camera的摄像，连续图像曝光被广泛应用于视频和电视摄像场合。连续曝光是当某一行像素的曝光过程 - 从重置到选择输出 - 完成之后，下一次曝光就开始工作了，而不必等待整幅图像完成曝光。如图4（A）所示。连续曝光通常有固定的帧刷新频率Fframe，使得每一行重置有固定的周期Trst = 1 / Fframe。为了完整地实现每一次曝光过程，曝光时间Texp必须小于重置周期：Texp ＜Trst，即Texp ＜ 1 / Fframe。譬如对于每秒60帧的连续图像曝光，最长的曝光时间不能大于1/60秒。          滚动快门曝光方式接近于传统的电视逐行扫描摄像过程，在整幅图像上，每一个像素不是在同一时刻同时开始和结束曝光的。在拍摄运动物体或光线快速变化的图像时会引起几何的或光的失真。全局快门Global Shutter 曝光方式与滚动快门方式不同，图像上的每一个像素，同时开始曝光并然后同时结束。这种理想的曝光方式，甚至在传统的化学胶片film曝光照相术中，也是难以完全实现的。因为用电子信号控制快门速度，远比机械快门的动作快得多。在数字摄影或摄像的全局快门曝光下，一幅图像上每个像素的曝光时间差异可以完全忽略不计。          CMOS成像器的全局快门曝光可以用4晶体管像素4T-APS阵列结构实现，这种像素的电原理图示意于图4（D）。4T-APS像素的电路在3T-APS的基础上增加了一个作为传输门的晶体管TX，它的源极S和漏极D跨接在光电二极管和源极跟随器的栅极G之间，并在Tsf的栅极到地之间形成一个分布的悬浮PN结电容CFD。4T-APS像素阵列在执行全局曝光过程中，可以在阵列上所有像素行同时重置开始曝光；通过在所有的TX栅极同时加信号TX控制晶体管通导，使所有像素同时象3T-APS一样曝光；这时候每个光电二极管PD上的电压也同时存储在悬浮电容CFD上。停止曝光的控制方法是使TX管截止，从而导致CFD悬浮并存储了曝光的最终电压，然后从源极跟随器输出。这样就可以实现阵列上所有像素同时开始曝光，并且在达到曝光时间后同时停止曝光。全局曝光完成后通过选择信号的控制用与滚动曝光方式相同的滚动时序，读出存储在整个阵列CFD上的图像信息。也就是说通过TX的控制实现全局曝光；经过CFD存储的环节，然后用滚动的方式，从CFD上读出全幅图像信息。          因为全局快门曝光在滚动读出的过程中存储信息的CFD与光电二极PD可以完全隔离，所以在上一帧滚动读出的同时完全可以进行下一帧的曝光。使用适当的控制时序，可以实现连续的全局曝光，被称为流水线快门Pipeline Shutter方式。这种方式可以用于高速摄像，如每秒500帧的高速摄像机，以克服高速摄像的图像失真。   下一期话题：阵列信息的模拟读出 浅谈CMOS成像器连载之一：CMOS成像器是可以用户定制的 浅谈CMOS成像器连载之二：APS像素的原理和结构 浅谈CMOS成像器连载之三：APS像素阵列结构 浅谈CMOS成像器连载之四：像素阵列的曝光 浅谈CMOS成像器连载之五：阵列信息的模拟读出 浅谈CMOS成像器连载之六：高清晰度和高速CMOS成像器 浅谈CMOS成像器连载之七：CMOS成像器的图像信号ADC