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CECC Lab—级别III 关键功能测试 (FFCT)     检测项目： 功能测试 简介： 按照规格书的要求对元器件的功能进行验证 方法 模拟器件的真实工作状态，搭接硬件电路，设置参数向量。进行参数分析 标准 原厂要求 适用情境： 对器件做好坏筛选，失效分析，来料检验，等对器件真实的工作情况进行了解 优势：结果准确           直流电性能和关键功能测试之间有什么差别？         直流电性能主要是测试器件内部连线是否开短路（可能环境潮湿作用，内部连线及焊接点腐蚀，导致部分PIN脚通道开路；也可能是在封装过程中，某金属丝使之两PIN脚通道桥接或接地短路；或者PIN脚保护晶体管（二极管）开路等多种可能发生的因素）；测试输入负载电流限制（IIL/IIH ）是否符合协议标准；测试输出门限电压（VOH/VOL ）是否符合协议标准；测试静态电流（IDD ）是否符合原厂要求，而关键功能是根据原厂器件产品的说明或应用笔记（范例），或者终端客户的应用电路，评估设计出可行性专用测试电路，通过外围电路或端口，施加相应的有效激励（信号源）给输入PIN脚，再通过外围电路的调节控制、信号放大或转换匹配等，使用通用的测量仪器或指示形式，来检测验证器件的主要功能是否正常。不难看出，直流电性能是在静态的状态下，测试他的部分参数，而这些参数即便是符合原厂的标准在真正使用的时候也有可能出现不能使用 。  

CECC Lab—级别I 真实性检验（AIV） (图文详见附件) 常见的真伪鉴定的通用方法有那些呢? 1.  包装检测 2.  外观检测 3.  开盖检测 4.  PIN一致性检测 5.  X-Ray检测 6.  功能参数分析 ( 此篇博文，我们只介绍后三种检测项目。 ) 检测项目 x-ray 简介 不破坏芯片情况下，检测元器件的封装情况，如气泡、邦定线异常，晶粒尺寸，支架方向等 方法 利用X射线透视元器件，多方向及角度可选 标准 Inspection Standard: JEDEC CECC 适用情境 检查邦定有无异常、封装有无缺陷、确认晶粒尺寸及layout 优势：工期短，直观易分析 劣势：获得信息有限   检测项目 规格书比对 简介 检测元器件pin脚是否和原厂一致 方法 检测管脚PN结电特性参数 标准 Inspection Standard： JEDEC CECC 适用情境 检测元器件是否为替代品、赝品。 优势：工期短 劣势：对测试技术要求高，部分芯片不适用   检测项目 功能测试 简介 按照规格书的要求对元器件的功能进行验证 方法 模拟器件的真实工作状态，搭接硬件电路，设置参数向量。进行参数分析 标准 原厂要求 适用情境 对器件做好坏筛选，失效分析，来料检验，等对器件真实的工作情况进行了解 优势：结果准确  

本文结构 -----一般FPGA的构成 -----cyclone II 结构 -----cyclone II  LE   逻辑单元介绍 -----cyclone II  LAB  逻辑阵列介绍   目前主流FPGA都采用了基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。通过烧写文件改变查找表内容的方法来实现对FPGA的重复配置。    根据数字电路的基本知识可以知道，对于一个n输入的逻辑运算，不管是与或非运算还是异或运算等等，最多只可能存在2n种结果。所以如果事先将相应的结果存放于一个存贮单元，就相当于实现了与非门电路的功能。FPGA的原理也是如此，它通过烧写文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。    查找表（Look-Up-Table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的 的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值表（即结果）事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。  由于基于LUT的FPGA具有很高的集成度，其器件密度从数万门到数千万门不等，可以完成极其复杂的时序与逻辑组合逻辑电路功能，所以适用于高速、高密度的高端数字逻辑电路设计领域。其组成部分主要有可编程输入/输出单元、基本可编程逻辑单元、内嵌SRAM、丰富的布线资源、底层嵌入功能单元、内嵌专用单元等，主要设计和生产厂家有Xilinx、Altera、Lattice、Actel、Atmel和QuickLogic等公司，其中最大的是Xilinx、Altera、Lattice三家。 四输入与门实例。 如前所述，FPGA是由存放在片内的RAM来设置其工作状态的，因此工作时需要对片内RAM进行编程。用户可根据不同的配置模式，采用不同的编程方式。FPGA有如下几种配置模式： 并行模式：并行PROM、Flash配置FPGA； 主从模式：一片PROM配置多片FPGA； 串行模式：串行PROM配置FPGA； 外设模式：将FPGA作为微处理器的外设，由微处理器对其编程。 目前，FPGA市场占有率最高的两大公司Xilinx和Altera生产的FPGA都是基于SRAM工艺的，需要在使用时外接一个片外存储器以保存程序。上电时，FPGA将外部存储器中的数据读入片内RAM，完成配置后，进入工作状态；掉电后FPGA恢复为白片，内部逻辑消失。这样FPGA不仅能反复使用，还无需专门的FPGA编程器，只需通用的EPROM、PROM编程器即可。Actel、QuickLogic等公司还提供反熔丝技术的FPGA，只能下载一次，具有抗辐射、耐高低温、低功耗和速度快等优点，在军品和航空航天领域中应用较多，但这种FPGA不能重复擦写，开发初期比较麻烦，费用也比较昂贵。Lattice是ISP技术的发明者，在小规模PLD应用上有一定的特色。早期的Xilinx产品一般不涉及军品和宇航级市场，但目前已经有Q Pro-R等多款产品进入该类领域。  目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。   FPGA芯片主要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。   每个模块的功能如下：   1． 可编程输入输出单元（IOB）    可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。   外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。      为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。    2． 可配置逻辑块（CLB）  CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。 开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。 Slice是Xilinx公司定义的基本逻辑单位，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门（XORG）和一个专用与门（MULTAND），一个异或门可以使一个Slice实现2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器（MUXC）组成，用于实现快速的算术加减法操作；4输入函数发生器用于实现4输入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或64比特移位寄存器）；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。 3． 数字时钟管理模块（DCM）  业内大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。Xilinx推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。    4． 嵌入式块RAM（BRAM）  大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。    单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽 深度）不能大于18k比特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。    5． 丰富的布线资源  布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为４类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。    在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。    6． 底层内嵌功能单元  内嵌功能模块主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等软处理核（Soft Core）。现在越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。  DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。Xilinx公司生产的芯片上集成了DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以通过IP核生成的工具方便地进行管理和配置。   7. 内嵌专用硬核  内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核（Hard Core），等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高FPGA的乘法速度，主流的FPGA中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器（SERDES），可以达到数十Gbps的收发速度。    IP（Intelligent Property）核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SOC阶段，IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务，也是其实力体现。对于FPGA开发软件，其提供的IP核越丰富，用户的设计就越方便，其市场占用率就越高。目前，IP核已经变成系统设计的基本单元，并作为独立设计成果被交换、转让和销售   Cyclone II结构 Cyclone®II devices contain a two-dimensional row- and column-based architecture to implement custom logic. Column and row interconnects of varying speeds provide signal interconnects between logic array blocks (LABs), embedded memory blocks, and embedded multipliers.   The logic array consists of LABs, with 16 logic elements (LEs) in each LAB. An LE is a small unit of logic providing efficient implementation of user logic functions. LABs are grouped into rows and columns across the device. Cyclone II devices range in density from 4,608 to 68,416 LEs.         逻辑单元介绍（LE） The smallest unit of logic in the Cyclone II architecture, the LE, is compact and provides advanced features with efficient logic utilization. Each LE features: • 4输入查找表(LUT) • 可配置寄存器 • 2运行模式 • 动态的加、减控制 • 进位选择级联逻辑 • 性能增强特性 –LUT和寄存器级联 • 面积增强特性 –寄存器封装和反馈     FPGA的基本可编程逻辑单元是由查找表（LUT）和寄存器（Register）组成的，查找表完成纯组合逻辑功能。FPGA内部寄存器可配置为带同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。FPGA一般依赖寄存器完成同步时序逻辑设计。一般来说， 比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。  学习底层配置单元的LUT和Register比率的一个重要意义在于器件选型和规模估算。由于FPGA内部除了基本可编程逻辑单元外，还有嵌入式的RAM、PLL或者是DLL，专用的Hard IP Core等，这些模块也能等效出一定规模的系统门，所以简单科学的方法是用器件的Register或LUT的数量衡量   LE的结构 上图中所示，每个LE的可编程寄存器可以被配置为D T JK或SR等触发器的形式。 （PS : R-S 触发器：具有置 0 、置 1 、保持功能。 2 ． D 触发器：具有置 0 、置 1 功能。 3 ． J-K 触发器：具有置 0 、置 1 、保持、翻转功能。 4 ． T 触发器：具有保持、翻转功能。 5 ． T' 触发器：具有翻转功能。）    每个可编程寄存器都有数据，时钟，时钟使能和清零输入， 任意的内部逻辑都可以作为寄存器的时钟和清零信号输入。 多功能的IO和内部逻辑都可以作为时钟使能信号的输入。 另外，LUT的输出可不经寄存器直接驱动LE的输出。（上图的Register Bypass）。   每个LE都有三个输出可以用来连接到行 列的布线资源上。LUT或寄存器的输出都可以独立的作为这个三个输出的驱动来源。 两个LE的输出驱动列或行并直接连接到内部布线连接上并且一个用来驱动内部连线资源，当可编程寄存器驱动一个输出的时候，允许LUT驱动另一个输出。这种特性提高了设备的利用率，因为我们可以用LUT和寄存器来驱动完全无关的功能。注意：当使用寄存器包装功能时，LAB的同步加载信号是不可用的。（图中LAB-Wide Synchronous Load）   另外一个特性就是，可编程寄存器的输出可以反馈到这个LE的LUT的输入，这种机制就为设计提供了更多的可配置方案。   除了上面讲的三种输出，LE还有一个寄存器的级联输出，这就使得在同一个LAB的可编程寄存器层叠在一起。可以构成一个无连接的移位寄存器，节省了内部连线资源。       LE工作模式： LE有两种工作模式：普通模式和算术模式。   每种模式使用的LE资源是不同的。在两种模式中，LE都有六个输入其中四个数据输入，LAB级联输入，寄存器级联输入。LAB可以为可编程寄存器提供时钟，异步清零，同步清零，同步加载和时钟使能信号。这些信号在两种模式下都有效。 在quartus中可以对工作模式进行配置。 普通模式 适合一般的逻辑以及逻辑组合应用场合，在这种模式下四个数据输入直接连接到LUT，quartus软件会自动选择上一个LE级联信号或者data3作为LUT的一个输入。 算术模式 主要是为了解决加法，计数，累加和比较功能。一个LE在算术模式下可作为一个2bit的全加器和基本的级联功能。 • 动态算术模式 –为下列功能设计 • 加法器 • 计数器 • 累加器 • 比较器 –使用进位级联从而获得更快的速度 • 由综合工具自动选择     逻辑阵列块 Each LAB consists of the following: ■ 16 LEs ■ LAB control signals ■ LE carry chains ■ Register chains ■ Local interconnect The local interconnect transfers signals between LEs in the same LAB.  Register chain connections transfer the output of one LE’s register to the  adjacent LE’s register within an LAB. The Quartus II Compiler places  associated logic within an LAB or adjacent LABs, allowing the use of  local, and register chain connections for performance and area efficiency.  Figure 2–5shows the Cyclone II LAB. 下图为逻辑阵列块结构 同个LAB内的LE可任意连接，另外还可以与其他LAB  M4K PLL IOE等实现连接。   LAB控制信号 Each LAB contains dedicated logic for driving control signals to its LEs.  The control signals include: ■ Two clocks ■ Two clock enables ■ Two asynchronous clears ■ One synchronous clear ■ One synchronous load

基于 FPGA 的 TDC 那些事之设计资源 LAB 王敏志 概述          详细了解 ALTERA FPGA 的 LAB 结构，在着重详细了解 StratixII 之后高端器件 LAB 的基础上比较 ALTERA 各个系列器件 LAB 的异同。展示了可以利用 ALTERA LAB 哪些特性来进行 TDC 设计。 LAB          LAB 即 Logic Array Blocks ，由数个 LE 、 LE 进位链、 LAB 控制信号、寄存器链以及本地互连信号等组成。 ALTERA 最早的 FPGA 是由 10 个 LE 组合成一个 LAB ，比如 Cyclone 。从 CycloneII 开始， 16 个 LE 组成一个 LAB ，高端器件从 StratixII 开始最小逻辑单元不叫 LE 而叫 ALM ， 8 个 ALM 组成一个 LAB 。图 1 是 10 个 LE 组成的 LAB ， CycloneII 等由 16LE 组成的 LAB 和图 1 所示的结构一样，只是本地互连线以及反馈连线的数量有区别而已，而 StratixII 及之后的高端器件的 LAB 结构示意图如图 2 所示。 图 1:10 个 LE 组成一个 LAB 图 2 ：由 8 个 ALM 组成一个 LAB ALM 和 LE     ALM 即 Adaptive Logic Module 的缩写，我们知道一个 LE 就是一个 4 输入查找表和一个寄存器组成，而一个 ALM 可以如图 3 所示，进行功能自适应，其中图中间的 4 输入功能后向兼容 LE （一个 ALM 等同 2 个 LE ）。 图 3 ： 8 输入 ALM 的可分割且自适应结构     图3这种自适应功能在TDC设计中不是我们关注的焦点，反而由于这样自适应的存在，增加了FPGA编译器的灵活度，进而增加了TDC设计的难度（TDC设计的精髓就是simplicity和linearity）。TDC的关键部件是Delay-Line，利用LE来实现Delay Line要比用ALM实现Delay Line要方便得多。所以我们需要深入了解LE特别是ALM的内部结构，然后才能着手进行TDC的设计。     LE 的操作模式只有普通模式（ Normal ）和算术模式（ Arithmetic ）两种，而 ALM 的操作模式有四种，分别是普通模式、扩展 LUT 模式、动态算术模式以及共享算术模式。目前还不清楚这些操作模式对 TDC 设计的影响，做到有个了解即可。 图 4 ： LE 的内部结构     图 4 展示的是 LE 的内部结构，需要关注的是 LE 内部没有如 ALM 里那样的专门加法器，如果要实现加法器，则是通过 LUT 完成。这里需要关注 LE 的一个特点是图中的四个 data 输入端口， LUT 的这四个输入路径相对较简单，再加上 4 输入 LUT 功能简单，所以在实现 TDC 功能的时候也比较简单，基本无需人工干预。图 5 是在 QuartusII 里的 ChipPlanner 工具里观察一个 LE 的视图，进一步验证了 LE 简单的功能结构。 图 5 ：在 ChipPlanner 里观察到的 LE 结构     图 6 是 ALM 的示意图，对比图 6 和图 4 、图 5 可以看到一个 ALM 除了相当于两个 LE 以外，中间还特别增加了两个专用加法器。 图 6 ： ALM     图 7 是 ALM 的内部结构，图上方是 ALTERA 内部培训资料上给出的一个性能指标，这个 55ps 到 383ps 的指标对于 TDC 设计至关重要，资料中没有解释这个时间参数具体含义，而且 ALTERA 的公开资料上也很难查到类似这样的参数。我们可以想象一下假如用户要在 FPGA 内部实现一个 Delay Line, 其每个延时单元的延时时间如果是 55ps ，那么利用 FPGA 实现 TDC 是不是成为了可能了呢？事实上这确实是事实。已经有人在 Cyclone 系列 FPGA 上实现了精度达到 10ps 的 TDC ，本人也在高端器件 ArriaGX 上实现了相同的功能。所以回过头来理解这个 55ps 应该是 Carry-in 到 Carry-out 等进位链延时时间，而几百皮秒的时间应该是 ALM 输入到输出端口的延时时间。由于 ALM 有各种不同的输入及输出，所以这个时间参数才会有不同的数值，就算路径相同，那么如果位置不同，这个时间也应该有微小的差别。     仔细观察图 7 ，可以总结出 ALM 的输入包含了 8 个数据输入， 1 个进位链，一个共享算术输入，一个寄存器链输入以及寄存器控制信号；而 ALM 的输出则包含了图 7 最右方的两路数据输出，每路数据输出提供了 3 个驱动（一个信号只驱动通用路径，另一个信号可驱动通用和本地路径），每一个 ALM 最多可有 4 个逻辑输出（ 2 个组合逻辑输出， 2 个寄存器输出），另外还有进位链输出，共享算术输出以及寄存器链输出。图 8 示意了图 7 中所有可能的输入和输出。 图 7 ： ALM 内部结构 图 8 ： ALM 的输入输出示意图     比较图 7 和图 4 ，我们发现 ALM 的数据输入路径要比 LE 的数据输入路径要复杂一些，所以在进行 TDC 设计的时候经常需要进行部分人工干预，通常用户可以通过 QuartusII 软件里的 ECO 模块手动的修改某些路径以调整 Delay Line 的输入路径。这种手动干预，特别是在单 FPGA 多 TDC 通道的时候更加重要，否则的话各 TDC 通道之间“ Skew ”会非常大。     最后对于上述图 7 中的时间参数，利用 ALTERA 的 TiemQuest 工具可分析出这个时间，如图 9 所示。只不过这个时间的范围比图 7 所示的要大得多，根据数据路径不同会有不同，图 9 显示的最大延时时间是 625ps ，最小延时时间是 51ps 。图 9 的数据路径是从 datac 到 ALM 的输出，通过手动改变数据路径，比如将 datac 改为 dataa 或者 datab, 那么这个延时时间超过 700ps ，如果将 datac 改成 dataf ，那么这个延时时间大概是 400 多皮秒。图 9 中最小的延时时间是 51ps ，比较符合图 7 给出的时间参数。另外，需要说明的是，图 7 培训资料针对的是 StratixII 器件，而上述利用 TimeQuest 分析的是基于 ArriaGX 。根据 ALTERA 的信息，物理上这二者没有分别，因为这二者的 DIE 是一样的，只是有可能因为工具对二者处理的不同才导致这个参数的差别。 图 9 ： ALM 内部延时时间参数   结论     本文比较了低端器件的 LE 以及高端器件的 ALM 的异同，进而分析在不同器件上实现 TDC 功能时所需要注意的事项，尤其是需要进行 manually modification 。