原创【博客大赛】多路复用器优化之概述

 2014-2-8 12:16  1654 26 26 分类: FPGA/CPLD 文集: ALTERA FPGA

逻辑设计者在进行HDL代码设计的时候，使用的if-else、case等结构在综合的时候常常会推导成多路复用器结构。这里我们将要和大家讨论一下在Quartus II综合器中有哪些选项可以用来优化多路选择器，深入理解综合工具是如何处理多路复用器的，并指导HDL代码设计。

通常在用到综合或布图工具中的优化选项的时候，是对最终设计结果的优化。因此，这种情况往往发生在设计的末期，或者将设计移植到其它器件上时。而优化往往要求设计要对设计有很好的理解，因为综合器并不能总是理解设计的意图，用户是最能理解自己设计的。

在我们介绍多路复用器优化之前，首先来看一个图表，这是ALTERA自己给出的市场调查结果，如图1所示。示意多路选择器的设计占比较高，这就是为何我们要介绍多路复用器优化。

图1：多路选择器在设计中的占比

altera 博客大赛多路复用器优化

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