原创 CPLD学习笔记2 CPLD与PC串口自收发通信

2009-1-27 14:52 1649 11 11 分类: FPGA/CPLD

下载下工程源码后,发现无论输入多少个数据,输出只是2个。
看看程序,好像没有这个限制,接收完一个数据,随后发送一个,不应该有限制的啊。
仔细看接收程序,发现num==12;好像不太对,如果这样,那停止位得3位。改成10。(我习惯停止位1位)。
调试后,接收乱码。接收程序没有问题,那就看发送程序,发现他是发送的2个停止位,把num也改成10。上机调试:好。


通过调试这个小程序,发现QuartusII这个软件在很多方面有缺陷:1)调试不能单步,每次都得全编译后下载到目标板,看看程序的运行才能知道是好是坏,整个一个黑匣子。2)波形仿真异常不好使,9600的波特率,每一位是104166ns,而系统是50MHZ,周期是20ns,既一位就有5208个系统时钟,想想就头大。
//**********************************************************************//


https://static.assets-stash.eet-china.com/album/old-resources/2009/1/26/bbbcc3ef-fcf8-4eb3-bc68-6a11c1213c5e.rar改后的源程序。

PARTNER CONTENT

文章评论0条评论)

登录后参与讨论
EE直播间
更多
我要评论
0
11
关闭 站长推荐上一条 /3 下一条