原创 关于quartus hdl综合的一个疑问

今天用quartus写了一个带clock enable的d触发器：
library ieee;
use ieee.std_logic_1164.all;

entity test is
    port(d, ena, clk, reset: in std_logic;
         q: out std_logic);
end entity test;
   
architecture rtl of test is
begin
    process(clk, reset) begin
        if(reset = '0') then
            q <= '0';
        elsif rising_edge(clk) then
            if(ena = '1') then
                q <= d;
            end if;
        end if;
    end process;
end architecture rtl;
完全按照quartus handbook里推荐代码写的，可是用quartus自带的语法综合器却生成了这样的结构：

ena为何没有连到dffe的ena脚呢？百思不得其解？！不知道有没有朋友遇到过这样的问题？