原创 Synplicity新一代ASIC验证方法可提高错误可视性

半导体设计与验证软件方案供货商美商昕博科技(Synplicity)，发表该公司名下TotalRecall Full Visibility技术的相关细节。藉由赋予设计者快速发现错误及对已确实修正的部份进行验证的能力，Synplicity相信此项做为ASIC验证工具的新技术将能大幅地改善FPGA原型(prototype)的可用性。

在以十倍到百倍的执行速度时，TotalRecall技术可提供设计工程师与仿真器(emulator)相同甚至更佳的除错可视性(debug visibility)。除此之外，此一创新技术也能获取在一件事件发生前后的完整讯号信息。

TotalRecall技术能够获取一个设计案的所有讯号(不论是模块或整颗芯片)，包括内存状态，或是在错误发生的时间点之前、由使用者自定的周期数字。在自动产生测试工作平台的同时，完整的设计状态可以被送出给HDL仿真器(simulator)，其序列可依需要重复执行，直到发现问题所在且修正的部分通过验证。此外该专利技术可让修正的部分在仿真器环境下进行测试，且此环境中采用的讯号值与先前造成错误的配置完全相同。

藉由合成到硬件中的声明(assertion)运用，TotalRecall技术也支持强大的硬件验证能力。许多芯片设计者在设计流程中应用声明，但因仿真速度不够快，所以无法好好地将它们应用在验证的工作上。由于声明可在高速情况下进行测试，将声明与FPGA硬件合成，它就能更有效地被用来验证。

举例来说，单独使用软件仿真器来执行手机的开机序列(boot up sequence)需要超过三十天的时间，然而，在一个以20MHz速度运作的FPGA原型中，只需三秒钟就能完成相同的开机序列，并让声明能被充分运用，进而快速地侦测出错误及验证修正程序。结合以FPGA为基础的原型，声明合成与TotalRecall技术能让错误快速地被侦测出来；相较之下，其它方法在验证过程中可能会找不到错误，或无法进行修正。

不同于其它解决方案，TotalRecall技术可处理非决定性(non-deterministic)的错误，而这些错误得在实际运作中的硬件上才能发现。对于此种程度的错误以及其它很少发生的错误来说，想要验证对RTL程序代码所做的改变是否确实修正了错误，几乎是不可能的。在此情况下，利用整合TotalRecall技术与FPGA原型的速度优势，就能在错误被触发之前或之后获取完整的设计可视性，并为使用者提供验证修正所需的完整环境。

Synplicity相信，未来有机会透过协力伙伴来为TotalRecall技术整合、加入更强大的功能，对于其原型伙伴计划(Partners in Prototyping program)的会员来说，更是如此。Synplicity将会开发出参考设计流程，并与所有主要的模拟环境进行整合。用户可在2007年中取得应用TotalRecall技术的更多产品细节。