原创 寻找适用于下一代工艺的EDA工具(ZZ)

摘要: EE Times设计自动化专栏编辑葛立伟近日采访了ST主管研发中心的集团副总裁Philippe Magarshack，就EDA工具需求、设计流程差异、开发45纳米工艺面临的巨大挑战、SoC的未来发展以及Crolles2工艺开发联盟(由ST、飞思卡尔半导体以及飞利浦半导体组成)重要性等问题进行了探讨。

意法半导体(ST)目前不仅正在设计一些在业界堪称最复杂的芯片，而且还积极投身先进工艺技术，除已将65纳米设计引入工艺过程外，还计划于今年年底推出45纳米测试芯片。EE Times设计自动化专栏编辑葛立伟近日采访了ST主管研发中心的集团副总裁Philippe Magarshack，就EDA工具需求、设计流程差异、开发45纳米工艺面临的巨大挑战、SoC的未来发展以及Crolles2工艺开发联盟(由ST、飞思卡尔半导体以及飞利浦半导体组成)的重要性等问题进行了探讨。对于EDA工具提供商而言，实在很难找到比Magarshack更挑剔的客户。

EET：首先，请谈谈您在ST从事的主要工作。

Philippe Magarshack：我主要负责ST公司的研发中心，工作范围包括CAD解决方案、库开发和设计流程。我面向的主要是ST公司产品部的内部设计团队，向他们提供晶体管级设计库以及从RTL到布局的设计流程。我的工作还涉及在Crolles2联盟开发工艺技术，包括CMOS和BiCMOS。

EET：商用EDA工具开发商能否很好地满足你们的需要？

Magarshack：除非存在竞争对手，否则他们总会滞后。例如，如果几年前不是出现了Magma设计自动化公司，我认为Synopsys和Cadence设计系统等EDA巨头也不会奋起直追。新公司的涌现扩大了我们的选择范围。

现在，我们与Sierra设计自动化公司进行合作，该公司在多模式多转角优化方面位居业界领先水平。我们正在使用他们提供的一个解决方案，并取得了良好效果。同时，我们也注意到像Magma、Synopsys和Cadence这样的巨头公司也正在努力跟进。

EET：目前，商用EDA工具还存在那些不足呢？

Magarshack：其中一个问题是对工艺可变性，也就是我们称之为可制造性设计(DFM)的理解和实现。现在虽然存在一些特性，如双过孔、设计规则检查(DRC)或光学邻近效应修正(OPC)工具，但我们至今仍未发现一种流程，能够从最开始就考虑到设计意图，并将这种意图贯穿到最后的光刻步骤。

在系统级领域，我相信ST是采用SystemC进行事务级建模的领先者之一，但我们缺乏工具支持。目前,我们主要采用公开源码的OSCI仿真器。我们正在考虑同Novas或Atrenta等致力于设计工具的公司合作，但至今我们还没有大型工具集。

EET：那么你们如何细分外部和内部EDA工具呢？

Magarshack：发展趋势一直以来就是内部工具越来越少，而更多的依靠外部工具。多年以前，我们曾开发自己的仿真器和合成工具。但现在，我们的内部注意力集中在两个领域，一个与工艺密切相关，即我们称之为的DFM；另一个则是详细的时序分析和建模，包括统计时序。

我们还在内部开发了针对SystemC TLM(事务级建模)的整套环境。我们现在正在转向最新采用的OSCI TLM标准。此外，我们还在内部开发了能将C语言应用软件映射至同质或异质多处理器SoC的完整解决方案。

EET：那么，你们如何进行统计时序分析呢？

Magarshack：我们在内部投入了研发力量。同时，我们不仅同Synopsys合作，还同一些小型公司合作， Extreme DA就是其中之一。现在看来，Extreme DA即将推出一套商用工具。我们正在进行将Extreme DA的成果同Monte Carlo的分析相关联的收尾工作。

EET：如果关联取得成功，你们会不会因此放弃内部开发呢？

Magarshack：这一点毋庸置疑。如果是这样的话，我们就可以让研发团队投入到其他重要的领域。其中一个可能会是在越来越多系统中成为重要指标的EMC。

EET：您希望藉此机会向EDA供应商传达一些重要信息吗？

Magarshack：即便最大的供应商也无法总是能提供满足需求的解决方案。因此，我们选用新兴公司的方案。但困难在于，我们在融合使用中的新兴方案和主流供应商提供的方案时浪费了大量的精力。因此，我们希望的一点就是能出现更多的标准以解决互操作性问题。在这方面，OpenAccess(一个开放的标准数据库)为我们带来了些许希望。我们目前在65纳米平台中采用OpenAccess作为布局设计数据库。

EET：你们目前主要采用哪种工艺？

Magarshack：我们目前的产品采用90纳米工艺，我们也进行65纳米产品设计。此外，我们还计划在年底推出首款45纳米工艺测试芯片。与其他芯片制造商相比，我们相对顺利地从90纳米过渡到65纳米。电介质和金属规则都非常相似，只是略微复杂一点。但是，在实现45纳米工艺中，我们确实遇到了很大的障碍。跨越这些障碍的唯一方法就是彻底打破先前的设计流程。

EET：45纳米工艺中究竟碰到了哪些障碍呢？

Magarshack：金属规则变得异常复杂以至于难以实现。工艺工程师希望所有晶体管具有最小空间间距，能够在相同方向上对齐，因为光刻设备的光学特性在X轴和Y轴方向不一致。

EET：那么，晶体管对齐对设计流程有何影响呢？

Magarshack：如果必须在45纳米节点下处理这个问题，那么无疑会给最初的布局规划带来很多困难。所有的库都必须进行设置以确保晶体管保持相同方向，此外，内存设计的规格或许也会超出应有大小。当然，我们在芯片的四周都设置了I/O单元，因此我们也需要改变开发I/O单元的方式。

EET：对于45纳米技术，还有其他需要关注的问题吗？

Magarshack：确实还有其他需要关注的问题。例如，晶体管泄漏可能足以影响芯片动态功率。我们正在竭尽全力寻找通过设计使晶体管泄漏降至最低的方法，包括多阈值CMOS和片上多Vdd技术。

EET：现在，65纳米和45纳米技术是否已经商用化？

Magarshack：对于65纳米工艺，我认为主流技术是多模式和多转角分析，或许还需要一定的统计分析。当然，在45纳米节点，目前还没有出现足够的支持。我们正在同工艺工程师进行沟通，以确定简单适用的设计准则。

EET：明后两年，SoC架构设计将会取得哪些突破呢？

Magarshack：我们看到一个很明确的发展趋势，那就是知识产权(IP)模块正在向至少部分可编程转移。我们现在努力的方向是在同一块芯片上集成7到10块可编程处理器。下一步，则力争在这些IP模块(如片上网络)间实现可编程互联。ST很看好该领域的发展，并且为在该领域的其他研究人员提供支持。

EET：你们是如何根据栅极或晶体管数目区分产品的复杂度呢？

Magarshack：现在，向网络客户提供的是最复杂的产品，裸片大小超过200mm2，晶体管数目在3.5亿只范围；消费类市场使用的是中等规格的产品，裸片大小介于50至70mm2之间，晶体管数目达到1亿只；而小型产品，包括应用于通信领域的模拟电路，可能大小仅为10mm2，晶体管只有5百万至1000万只。

EET：对于大型芯片设计，一般需要多长时间才能出带？

Magarshack：针对客户的设计需求，从制订芯片设计决策到出带，我们一般需要一年半左右的时间。我们所做的工作就是挑选出适当的设计。当然，在新工艺技术下，每项都属于大型设计，因此我们投入了更多的设计人员。此外，我们也尽可能在设计实现更多的IP复用。

EET：那么你们在Crolles2中的投入如何？为什么Crolles2如此重要呢？

Magarshack：基本上，单独一家公司无法承担开发90纳米或65纳米节点所需的研发投入，因为我们与来自飞利浦和飞思卡尔公司最为优秀的工程师合作，并向三家公司提供最先进的工艺开发技术。同时，由于我们的工程师在这一领域具有丰富的经验，因此我们具有产品异化的能力，而且还能够在其中添加一些工艺步骤，从而保证产品的竞争优势。

我们从晶体管级设计工具库和技术文档起步，下一步将共同开发单元设计库。由于该工艺完全一样，因此我们能互换这些设计库。之后，我们还将最终完成SoC上商用IP互换协议。目前，我们三家公司都实现了90纳米芯片的量产，并将于2006年二季度实现65纳米的完全产品化。

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Philippe Magarshack：1961年4月15日出生于伦敦，现任意法半导体集团副总裁，设计自动化和设计库项目主管。

教育背景：1983年，Ecole Polytechnique；1985年，巴黎，Ecole Nationale Superieure des Telecommunications

工作经历：

1985年至1989年，AT&T贝尔实验室(Bell Labs)

1989年，加入法国Thomson-CSF公司

1994年，加入SGS-Thomson Microelectronics(现意法半导体)研发中心，从事CAD、设计库管理。