原创 普通IC设计师现在也能做出一流的低功耗SoC设计

随着Cadence设计系统公司宣布推出业界第一套集逻辑设计、验证和实现于一体的完整的低功耗SoC解决方案Cadence Low-Power Solution，为SoC设计工程师提供从逻辑设计到GDS-II输出的完整设计流程。它的出现意味着低功耗SoC设计已不再是业界一流半导体供应商的专利，借助这套工具，现在普通的IC设计工程师也可以轻松地完成90纳米以下先进CMOS工艺节点的低功耗SoC设计。因此它对于中国新创的IC设计公司来说具有非同寻常的意义，因为它们普遍将SoC视为赶超海外半导体供应商的一种机遇，而这套工具首次意味着它们将能够开发出与业界一流半导体供应商同样出色的先进低功耗SoC产品。Cadence Low-Power Solution对业界一流的半导体供应商（如TI和Broadcom）来说同样意义重大，Cadence全球副总裁兼产品和技术首席战略官徐季平博士在接受《电子系统设计》采访时表示：“这套工具可使它们的生产率提高3到5倍。”

Cadence Low-Power Solution第一个将Si2 Common Power Format（CPF，通用功耗格式）规范与Cadence的Encounter和Incisive技术集成在一起。CPF是可在设计初期详细定义功耗架构的标准化格式，它提供了一个标准的词典，从设计到验证和实现均可标识，从而保证了整个流程的一致性。CPF使得IC设计工程师第一次可在整个设计流程中保存和使用统一的低功耗设计信息，从而第一个为广大IC设计工程师提供了一个以统一的设计视角对一个低功耗SoC设计进行验证、综合和物理实现的完整解决方案。它有效避免了费力的人工操作，大大降低了与功耗相关的芯片故障，并在设计过程初期就可提供功耗的可预测性。

随着消费者要求下一代多功能多媒体电子设备能够具备更长的工作时间，以及商用化电池技术尚看不到明显的进步迹象，因此OEM只好采用电源管理技术和更低功耗器件来满足这一需求，而这促使低功耗设计技术逐步成为主流。例如，便携应用设备需要较长的电池使用时间，这就使得合适的功耗节约成为必然。高度集成、高性能的90纳米以下芯片对热量管理提出了挑战，而这就要求整个芯片的功率优化。而大型终端产品应用如服务器群组的所有层面都需要功率优化，以降低整体能量消耗。此外，与封装相关的成本考虑也推动着设计师采用低功耗设计。

为了满足这些不同的需求，设计师正越来越多地采用高级低功耗设计方式，例如电源关断（PSO）、多供应电压（MSV）以及状态保留功率闸（SRPG）。然而这些技术的EDA支持是支离破碎的，不同的工具需要不同的方式来表示低功耗意图。结果，设计师不得不通过一系列的特殊手段定义低功耗功能，例如在同一个设计中多次人工地输入功耗数据。这个过程不仅枯燥而且很容易出错，更重要的是，它使得设计的可预测性和验证变得极其困难。

徐季平博士指出：“目前的设计可以说对逻辑是‘相连的’，因为所有流程都处理逻辑信息，可以自动完成。但对功耗来说是‘不相连’的，因为针对每个流程，功耗问题都是独立的，并相互影响。而且最重要的是还不能自动完成功耗设计，许多地方需要手动来完成。”

全新的Cadence Low-Power Solution通过在CPF规范中建立一个设计功耗意图的单一的表示法解决了这一困难，促进了IP复用和RTL轻便性。这种表现法跨越了逻辑设计师、验证工程师和实现工程师所使用的Cadence Logic Design Team Solution和Digital Implementation解决方案，包括计划和以指标为驱动的流程管理、仿真、逻辑综合、等效验证、测试、布局、布线和电压降分布分析。它能够让由多类型专家构成的整个项目团队以包含了低功耗意图的共同的设计角度开始工作。它还大幅提高了设计可预测性，并将芯片故障的风险降到最低。

CPF 1.0已经过了Power Forward Initiative（PFI）顾问们的全面审核，他们是代表电子产业各细分市场的领导厂商，包括半导体、代工厂、半导体设备、系统和电子设计自动化公司。PFI顾问提供了超过500项建议，这些都已经加入到CPF 1.0中，他们于2006年末捐献给Si2 Low Power Coalition（LPC）。LPC将负责未来CPF的推进。LPC已经审核了CPF 1.0，按照Si2标准化进程，已将CPF暂时批准为Si2规格。

“Low Power Coalition已全体一致地选择采用了CPF 1.0的技术，并使整个业界可以普遍使用。”Si2总裁兼CEO Steve Schultz说，“这一消息的发布非常清楚地展示了CPF在整个低功耗流程的广泛适用性，并显示出从一个或多个提供商提供的不同工具的互用性的潜力。”

“对于那些一直在寻找低功耗设计性能的设计师而言，这是一次巨大的进步。”徐季平博士指出，“这是第一个能向设计师提供在寄存器传输级自动呈现低功耗技术的解决方案，并保证能够在验证、前端实现和物理实现步骤的全过程使用一个通用的格式正确执行。”

Cadence Low-Power Solution在用户端也已得到了广泛的好评。例如，Sandbridge工程部副总裁Gary Nacer表示：“Cadence低功耗解决方案为我们实现低功耗设计提供了单一的前端到后端的流程。之前，我们已经采用了Cadence低功耗解决方案进行芯片出带，而在集成了针对电源关断设计的验证性能后，我们相信该流程将会让我们能以最小的风险提供有竞争力的低功耗产品。”

NXP半导体SoC 设计技术高级副总裁Barry Dennington说，“过去，我们依赖私人的解决方案定义功耗意图来支持功耗方法学孤岛，包括动态电压频率调整（DVFS），但如今我们已经利用了Common Power Format的便利来优化精密型，65纳米，低功耗IC中SoC功耗架构。”

Fujitsu电子器件业务单元设计平台开发部总经理Shoji Ichino也表示：“由于对高级低功耗技术的需求在我们的ASIC/COT业务中一直持续增长，我们正在开发一个基于Cadence的CPF低功耗流程的ASIC低功耗解决方案，我们期望可以在高端90纳米和65纳米设计和主流设计中都可以采用MSV/PSO技术。我们计划在2007年的第二个季度可以完成这一解决方案。

Cadence Low-Power解决方案目前还只适用于纯数字SoC产品的开发。不过，徐季平博士指出：“我们的下一代产品将支持混合信号SoC产品的开发，此外，我们也将发展低功耗封装技术。”

供应情况

作为Cadence Torino项目的一个里程碑，Cadence Low-Power解决方案目前已经上市，并且预定将于年内加入支持Cadence新技术的有功耗意识的流程。其它Torino的产品将于2007年内陆续公布。

作者：陈路，执行主编，《电子系统设计》