原创 系统级芯片工具箱助力实现完美设计方法

为了帮助设计师，这里列出了一些有助于IP选择的最新IP产品和工具，还有一些建议。且让我们首先从SoC“配方”最重要的阶段开始：可用的组件。

最新的SoC IP组件

总是有那么多新的让人激动的IP组件可供讨论。如果你是Google老手，能从中搜索到可以帮助准备这一有7道菜的SoC大餐的大部分预构建IP模块。今年推出的IP模块也有不少非常引人注目。

Faraday公司的超宽带(UWB)媒体存取控制器(MAC)IP解决方案具有高传输率和低引脚数目。把Faraday的UWB MAC IP集成到你的SoC设计中，有可能获得超过200Mbps的吞吐量—是目前大多数ASSP(专用标准产品)的两倍。

利用外设组件接口(PCI)可获得更高速度，但所需引脚数目也许比复杂SoC设计上的要多。Faraday的解决方案整合了一个业界标准MAC-PHY接口(MPI)，用于SoC和外部UWB物理层(PHY) IC之间的通信。预了解更多关于UWB的信息，请参见www.electronicdesign.com, ED Online 12045 上“The Year Of Ultra-Wideband”一文。

如果你需要高密度逻辑、非易失性存储器解决方案IP，不妨考虑Kilopass Technology公司的外加永久存储器(XPM)。它采用90纳米标准(XPM90G)和低功率(XPM-90LP) CMOS工艺技术实现。

这种XPM产品可专门针对数字内容保护和数字版权管理方案或其它需要密钥的应用提供现场可编程存储器解决方案。其它应用包括固件和校准参数、硬件配置，以及启动代码存储。

需要PCI Express Gen 2控制器IP模块吗？GDA Technologies公司的GPEX-2 IP专门针对延时、链路利用率、功耗和可靠性进行了优化。此外，它的占位面积很小。目标应用主要瞄准带有终端(end-point)、根联合体(root complex)、交换机和桥接设备的网络和电信领域。

GPEX-2可提供一种灵活、可升级的易于定制的架构。它支持32位、64位、128位数据宽度，可被配置为每条链路1、2、4、8、16个通道。它与应用逻辑、PHY设计及目标技术无关。而且，这种经验证过的解决方案符合PCI SIG标准，将让你能迅速上手并运行起来。

若你在为音频应用寻找(比如脉冲宽度调制控制器、异步采样率转换器，或数模转换器)基于标准CMOS的IP实现方案，Anagram Technologies公司是一个很好的选择。该公司最近推出了一个利用它称之为数字纯逻辑SoC IP构建的产品系列。

该系列基于数字过滤和delta-sigma技术，适合于低功率应用和那些要求高度集成化及模拟信号精确重建的应用。这一系列的产品完全兼容CMOS，故自动布局布线软件能够完全控制任何数字纯逻辑IP模块的版图。

这种控制提供了一些传统优势，比如把数字噪声耦合最小化的，而且没有获得良好线性度所需的其它实现方案中常出现的典型器件匹配问题。目标应用包括小型、低成本、低功率、高保真度多媒体、汽车，及消费类产品。

至于有关安全的IP，参见ED Online 15387“Has Anyone Seen My Data？”一文。要了解把FPGA设计转变为ASIC的基本原理，参见ED Online 16143 “Avoid The Bird Flu With Proper FPGA Migration”一文。

测试“配方”

如果你的设计很复杂，比如包含多个内核和复杂的IP模块、若干总线，及多个时钟，则你可能希望能够透过一个窗口来查看设计，监控实时调试和性能优化。

但实时调试和性能调节需要对芯片内部进行访问，而芯片这时往往处于系统的某个典型负载之下。更糟糕的是，必须把跟踪数据(trace data)过滤到便于管理的相应数量。

不过不必悲观，隧道尽头自有光明，这得益于英飞凌(通过IPextreme获得)的被称为多内核调试解决方案(MultiCore Debug Solution，MCDS)的IP。MCDS让你能够对选定内核和芯片内部的总线及其它信号执行周期精确的跟踪，且完全是非入侵式的、实时的，并在典型的“实际”负载下。

MCDS支持无限多的调试目标，包括处理器内核、IP模块、信号总线，或任何信号集。一旦集成到你的SoC中，MCDS会选择并存储指定模块的跟踪数据，然后把数据转给软件用于调试和分析(图1)。

在观察阶段，特定源(比如指令指针、地址和数据总线、工艺ID等等)的目标跟踪信息被收集，用于对目标对象的分析和调试。但由于你可能只需要收集某些条件下的数据，当数据在指定触发器条件下被收集时，你可以通过和逻辑分析仪差不多相同的方法来予以控制。

这些跟踪数据作为压缩消息被存储在存储器中，并可通过JTAG等普通接口存取。该实现方案的好处在于它的简单性，因为不需要增加任何引脚来支持这种功能性。

在实验环境无法复制的条件下进行实时调试的能力是非常宝贵的，尤其是在不可能连接探针，或这么做很容易影响结果的情况下。这种设置还减轻了重建这么一个环境的负担。

如果我有一把锤子

IP行业一直都在致力于开发一些有用的辅助工具，以期创建出色的SoC产品。例如，Chip Estimate公司推出一站式采购网站，专门用来帮助你找到适合自己需要的IP和工具，帮助你规划自己的SoC。网站访客可以过滤搜索IP，按类型浏览可用IP，还可以每次发现一个感兴趣的模块时，就标注为喜欢的IP。

此外，Chip Estimate公司的InCyte工具也能够帮助你规划SOC设计，并尝试不同的假设环境(图2)。该工具让你和你的团队能对采用IP模块及制造数据的性能和成本进行评估。通过对处理器、功率和技术节点的权衡，在设计阶段早期，你就可以站在一个更好的角度来针对自己的SoC作出明智的决策。

InCyte采用了高级别的设计规范作为输入，包括门电路数目、目标性能、外部总线连接信息、目标IP模块，以及系统的存储器配置。在快速分析之后，它会给出一份报告，其中包含有关裸片面积、性能、功率、泄漏、良率、目标封装和生产成本的高度精确的评估结果。

“新的芯片规划技术可在常规IC设计流程开始之前就给出IP、工艺技术和架构决策等方面的相关信息。这些工具可以精确预测裸片尺寸、功率、泄漏、性能和封装芯片成本，从而把稍后被迫取消项目、浪费本来就缺乏的设计师资源、错失目标市场商机等等风险降至最低，”Chip Estimate营销副总裁 Casey Jones表示。

“把实现系统的设计数据反馈回芯片规划的新方法可以提高整个传统EDA设计流程的速度，增强精确成本意识，”Jones补充道。欲了解更多信息，请参见www.electronicdesign.com, Drill Deeper 16432“Cost Aware Design Methodology”一文。

无晶圆厂半导体协会的硬IP质量风险评估(Hard IP Quality Risk Assessment)工具让IP供应商、SoC设计商、独立的器件制造商以及半导体晶圆代工商能够彼此更高效地进行交流。这种宏驱动电子数据表工具还能够提供在从预购到授权设计与制造的每个阶段购买和集成目标IP所需的信息，从而节省大量时间。

有了这种工具，你可以对不同供应商提供的同类IP模块进行比较，最终了解“隐藏的”授权成本。而一旦了解了所有的授权成本，你就能够更好地做出明智的决策，选择出最适合你的应用需求的IP模块。

该工具的输出是一个风险评估曲线图，旨在让SoC设计人员理解IP供应商的设计方法。它还可根据不同的标准(比如设计、集成、验证、目标工艺技术、文档、可靠性和测试等)评估采用IP的风险。

此外，据Chip Estimate总裁Adam Traidman表示，无厂半导体协会和Chip Estimate正在密切合作，以期为设计人员提供大量易于获得的IP数据，包括质量信息，以让他们能够在设计采用的IP方面做出最佳决策。

一些小技巧建议

一些重要的白皮书论述了新的SoC设计方法，它们对IP的选择很有帮助。

东芝的“Power-Saving Clock-Gating Technique is an Inseparable Part of SoC Design”一文讨论了如何利用时钟门控设计来实现低功率并提高时序性能。此外，该文还给出了一些颇有价值的时钟门控技术指南，并指出了应该避免的错误。

东芝的另一篇文章“Impact of Multiple-Voltage Domain (MultiVDD) Design Implementation on Large”，介绍了MultiVDD设计的低功率优点，这种方案在实现低功率设计的同时提供了所需的性能和功能性。但需谨慎，这类设计需要大量的规划和预先分析，尤其是在SoC架构方面。

至于在IP协商期间常常遇到的识别问题方面的信息，请参见无晶圆厂半导体协会的“The Current State Of Semiconductor Intellectual Property (SIP) Licensing”一文。

Silistix 公司的David Lautzenheiser撰写的“Self-timed Interconnect Enables True IP Reuse”一文讨论了简化和加速IP复用过程的方法。该文还谈到了IP核之间的数据流，以及如何用自定时逻辑取代全球的基于时钟的总线系统，以改进核内通信，提高IP复用能力。

Cologne Chip 公司Michael Gude 和 Gerriet Mueller 发表的“Fully Digital Implemented Phase Locked Loop”一文介绍了一种设计锁相环的方法。该方法只采用了数字单元库，可克服把传统模拟技术集成到日益缩小的CMOS工艺技术中的典型问题。该文还提供了有关利用纯数字仿真器验证功能性的信息。

作者：Daniel Harris