原创 全局时钟约束到普通管脚上的问题

在做AC97音频时，没有考虑AC_LINK接口bit_clk是全局时钟的问题，将AC_LINK的5根线全部接到了FPGA的普通管脚上；后来在ISE综合后PALCE&ROUTE ，报如下错误：

ERROR:Place:1018 - A clock IOB / clock component pair have been found that are not placed at an optimal clock IOB /
   clock site pair. The clock component  is placed at site . The IO component 
   is placed at site .  This will not allow the use of the fast path between the IO and the Clock buffer. If
   this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the
   .ucf file to demote this message to a WARNING and allow your design to continue. However, the use of this override is
   highly discouraged as it may lead to very poor timing results. It is recommended that this error condition be
   corrected in the design. A list of all the COMP.PINs used in this clock placement rule is listed below. These
   examples can be used directly in the .ucf file to override this clock rule.
   < NET "AC97Clk" CLOCK_DEDICATED_ROUTE = FALSE; >
 

原来，在ISE工程设计中，如果某个信号（如AC97Clk）是从非专用时钟引脚输入的，但在设计时又是作为时钟使用的，ISE布局布线时也会自动将该信号作为全局时钟信号来布线，因其不是从全局时钟脚接入，故出现上述错误，无法布线成功。

如果这些信号在实际应用中不一定非要使用全局网络，这时可在约束文件（.ucf）中加上如下约束：
NET "AC97Clk" CLOCK_DEDICATED_ROUTE=FLASE;

这样做是强制ISE不分配全局时钟网络给AC97Clk，布线就能成功了。

看来，普通管脚还是不能做全局时钟来使用的。