原创 高考时日分享技术片断

2007-6-7 12:33 1664 9 10 分类: 消费电子

今天又是高考时间了,各大报刊几乎头版头条都能看得到。社会的发展速度在多个领域都是同质的呈现。祝同学们有好的表现。

Tensilica公司在中国的迅速成长同样期待更多优秀人才的加盟。

今天想分享些关于加速MPEG-4解码器的信息,仍然愿意以本公司Tensilica技术为例。

MPEG-4视频数据编码中最困难的地把方是运动估计,它需要搜索相邻的视频数据帧得到相似的象素数据块。这个搜索算法的最内层循环包括一个SAD(绝对差之和)运算操作,该操作包括一次减法、一次绝对值运算和对前一个计算出来的结果值进行的一次加法运算。

对于一个QCIF(四分之一公共图像格式)图像帧,其图像传输速率是15/秒,而对于一个采用穷法搜索的运动估计算法,SAD运算需要稍微大于每秒六亿四千一百万次操作。如图5所示,可以增加一个SIMD单指令流多数据流SAD硬件。在采用TIE时,SAD部件每个时钟周期可以执行16条单象素数据宽度的SAD指令。注意到,当采用Xtensa处理器的128位最大总线宽度时,可以在一条指令中加载16个象素数据。

在一个时钟周期内,可以混合执行所有这三个SAD部件操作(减法、取绝对值和加法操作),并且在一个时钟周期内,SIMD操作可以完成所有的16个象素的计算操作,这就将系统需要完成的每秒六亿四千一百万次操作降低为每秒一千四百万次操作,大大减少了系统的运算量。该MPEG-4运动估计加速器是整个MPEG-4译码演示部件的一个组成部分,该演示部件是由Tensilica公司采用Xtensa技术开发完成的。MPEG-4译码器在基本Xtensa处理器的基础上增加了大约92千门到112千个逻辑门。该译码器实现了一个两路的速率为15/秒的QCIF视频编解码操作,或者一个速率为30/秒的QCIF MPEG-4译码操作,每种操作模式使用了大约30MIPS(每秒百万条指令)的指令开销。

不只是MPEG-4译码部件中的运动估计算法从Tensilica的加速部件中受益,其它的算法也同样得到加速,例如可变长度译码、反离散余弦变换IDCT、位数据流处理、再量化、AC/DC预测、彩色转换和后滤波等处理算法。在定制处理器内部建立MPEG-4单指令流多数据流引擎后,在MPEG-4译码应用任务中增加的指令以便得到加速执行,这种加速执行的结果是相当惊人的。

通过增加单指令流多数据流引擎,大大降低了MPEG-4视频解码所需要的时钟周期数,从增加SIMD部件之前的上亿条指令降低到几百万条指令,从而可以使得处理器的操作频率变成10MHz左右,降低大约30倍。如果没有增加加速指令的话,处理器将需要跑到大约300MHz才能完成MPEG-4译码。这就大大降低了整个系统的功耗和工艺成本,因为现在是一个10MHz的处理器,而原来是一个300MHz的处理器。另外,如果采用汇编语言代码是不太可能让处理器的时钟速率降低这么多的。采用可配置、可扩展处理器核来设计处理器可以加速嵌入式算法的性能,这是通过多对专用算法进行量身定做的,而不是通过汇编语言代码或者RTL硬件设计来完成的。采用可扩展处理器的好处是设计人员可以准确地添加系统资源以获得算法的理想性能,而不是试图将算法生搬硬套到固定指令集体系结构的处理器中。

这种设计方法不需要设计团队中的每个人都成为微处理器设计专家。只需要设计团队能够剖析现有的算法代码,并且能够发现代码中的关键内层循环(他们已经做的两个任务),然后定义能够加速这些关键循环所需要的新的处理器指令。只有最后一个任务同现有的软件开发过程有所不同,现在的开发方法通常是许多嵌入式系统开发人员现在所采用的。

这种新的处理器设计方法所带来的结果是极大地提高了执行算法的处理器性能,通常超出了现在最先进的固定指令集体系结构微处理器和数字信号处理器DSP核的能力。在多数情况下,设计人员可以用可配置处理器去替换整个的RTL模块以适合所需要的系统应用,并且由于这种设计方法所固有的编程特性而节约了关键的设计和验证时间,并增加了系统的灵活性。

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文章评论1条评论)

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用户1301180 2007-6-7 13:04

经常拜读你的文章!

我是在校大学生, ARM 和MISP他们也经常来校园布道.

我很想多了解可配置处理器在中国的应用前景的相关信息。

也算为将来自己的努力的地方找个方向!

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