原创 pll在ModelSim的仿真

FPGA设计中一般使用pll来生成全局时钟，不过在ModelSim的仿真中会发现pll始终没有方波输出。在网上查找原因，别人也有类似的问题，后来才发现原来pll的输出需要一定时间，几十个ns后才有输出。

在命令窗口中可以看到：

run
# Warning: read_during_write_mode_mixed_ports is assumed as   OLD_DATA
# Warning: read_during_write_mode_mixed_ports is assumed as   OLD_DATA
#  Note : Stratix PLL was disabled
# Time: 0  Instance: TOP_TestBench.DUT.b2v_inst.altpll_component.pll0
#  Note : StratixII PLL is enabled
# Time: 0  Instance: TOP_TestBench.DUT.b2v_inst.altpll_component.pll1
# Warning : Invalid transition to 'X' detected on StratixII PLL input clk. This edge will be ignored.
# Time: 0  Instance: TOP_TestBench.DUT.b2v_inst.altpll_component.pll1.n1
run
run
run
run
#  Note : StratixII PLL locked to incoming clock
# Time: 41420  Instance: TOP_TestBench.DUT.b2v_inst.altpll_component.pll1

当pll locked to incoming clock时，就有输出了。

不过还不清楚为什么是这样，也许pll的实际工作就是这样吧