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原创 FPGA里面除法器占的资源太大了

2009-4-22 08:39 4878 11 13 分类: FPGA/CPLD
FPGA里面除法器占的资源太大了
用了除法器一下子多了1056个单元 而且 在时序仿真哪里在时钟的上升沿还有70多NS的延时
具体用法：pdf
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文章评论（3条评论）

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zhangshaobing517_935512703 2009-4-28 17:00

做图像处理的朋友 是不是用DSP 的比较多/
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用户536736 2009-4-28 09:32

DSP是个不错的选择哦
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用户194713 2009-4-23 16:11

没错的，cpld使用虽然简单，但是计算能力太差。加减还凑合。乘除法非常吃力。所以如果对计算要求比较多。还是使用单片机和DSP把！！
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