原创 Verilog hdl知我所见

开始接触FPGA时，用的是VHDL语言。那是觉得这语言真的很难用，于是那时候主要是对其SOPC的学习，对硬件语言写的少，后来觉得还是得学学如何写硬件，毕竟这是最基础的东西，于是开始接触Verilog hdl 语言。 1.为什么取名为“硬件描述语言”？ 在从多语言中，唯独HDL这个语言是好像你其他的语言多几个个字，就是这几个字，体现了其与其他语言的区别。 由于其结构和关键字和C语言有很多相似，于是有人就把当做C语言来做，当出现问题是，总是认为结构和逻辑上对，怎么就出不来结果了，这样的情况我们时常遇到，可是总是觉得奇怪。如果把其用作为电路结构的描述的方法，很多问题还是能分析清楚地。多看看综合后的RTL图，还是很有用的。 用他的最高境界是;自己写的每句话，能有具体的数字电路表示出来，并且是用最简单的机构实现做复杂的功能 推荐夏宇闻翻译的《Verilog hdl入门》一书 2.怎么运用它？ 我们常用的是其可以综合的那个部分。不可综合的那部分用于仿真和测试。 每个功能块称为一个模块（ module），包含输入，输出。具体格式如下 module 模块名称 （ 输入输入端口名）； ****输入输入端口的定义**** ***变量的定义************* ***模块功能语句*********** always @ （） begin end endmodule 总的来说，HDL还是很死板的，远不如C语言那么灵活。他的灵活体现在硬件电路实现的灵活上。