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用户1396350
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2011-6-8 15:45
如何利用quicktext快速进行verilog的编写
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用户1396350
2011-5-9 16:07
仿真isp的fifo时出错的解决方法
在仿真ISP的fifo时,modelsim会出现下面的错误: #** Error: (vsim-3043) C:/ispTOOLS8_1/cae_library/simulation/verilog/xp2/DP16KB.v(149): Unresolved refe ...
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用户1396350
2011-5-8 15:08
如何解决ispLEVE安装错误ispsys.ini is not match your system
写这边文章的目的在于,帮助大家分析一下,为什么会出现这个问题,如何解决。毕竟Lattice的官网也没有给出详细的分析和解决方法 ...
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用户1396350
2011-5-8 15:03
testbench学习笔记(二)--仿真isp的ip核
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用户1396350
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Testbench学习笔记(一)
书写testbench是数字电路设计中不可或缺的一项设计方法,主要是提供的是激励。尽管现在各种开发工具都通过绘制波形图的方法生成测试激励,测试书写的代码,但是 ...
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用户1396350
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基于SOPC的DDS
139642 139644 附件里的 dadds.vhd是生成DDS的模块 dalay.vhd是延时模块,将nios和dadds二者同步 ...
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用户1396350
2010-10-24 21:54
Verilog hdl知我所见
开始接触FPGA时,用的是VHDL语言。那是觉得这语言真的很难用,于是那时候主要是对其SOPC的学习,对硬件语言写的少,后来觉得还是得学学如何写硬件,毕竟这是最基 ...
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用户1396350
2010-10-24 15:40
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培训实验的内容: 一、拨码开关 (一)数码管的刷新 always@(posedge clk or negedge rst) begin if(!rst) begin cnt=0; en=8'b1111_1110; ...
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用户1396350
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用户1396350
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用户1396350
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用户1396350
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notepad++在FPGA开发中的应用
好的工具当然不会起到事办功倍的作用,下面说说notepad++在ISE,QUARTOUS,LIBERO 下的使用。 使用notepad++的好处是加快代码的输入和注释的编写,由于其对中文的 ...
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用户1396350
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