原创 timing closure时序收敛

2009-1-15 09:06 3704 8 8 分类: FPGA/CPLD

可以从两个层面说收敛


设计之初在设计规约(specification)中对时序(timing)等作了规定和约定。对于已验证功能正确的RTL模型,最初的综合可能会出现各种时序违规(voilation),也就是时间裕量(slack)为负数,然后采用不同的综合优化策略并对RTL源代码进行各种改进(调整)(tweak),使得时间裕量负得越来越少,从这个意义上说是slack向原点和正轴收敛。


另一方面,最初实现综合成功时往往采用的是预估的连线负载模型(wire load model),但是这和实际的连线负载模型不一致,需要进入版图是现阶段之后才能逼近出更准确地连线负载模型,将此模型反标回综合阶段,重新综合,这样不断迭代,最终能得出相当准确的连线负载模型,因而各种数据才是真实的。如果一开始估计的连线负载模型过于乐观,则可能导致这个迭代过程是发散的,无法收敛。

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