原创 quartus 工程设计经验分享！

最近小组做高速数据采集，200M采样率，采用两片sram作为缓存，CPLD作为逻辑控制，将采集的数据通过usb发送到pc端进行处理，整个工程就是这样，小组里头我负责CPLD逻辑控制这一块，一开始是一头雾水，对vhdl和硬件都不是很懂，quartus也不怎么会用，但经过两个多月的课余时间学习，现将一些经验分享：

1，quartus工程采用模块化设计，顶层实体采用原理图设计。

2，有些warnings可以忽略掉，对工程没有影响，具体的可以到我另外一篇日志（Quartus warnings list）看看。

3，双向总线端口一定要三态输出。

4. 可以进行模块化仿真，分别将每个模块设为顶层实体再进行仿真。