原创 Verilog 个人经验总结

2010-10-27 22:25 1290 3 3 分类: 工程师职场

# case 表达式的分支项值,一定要用完整的数据格式书写,eg:000=>3'b0;


阻塞赋值语句与非阻塞赋值语句在begin...end 块语句中,对延时时间的控制,与传统的表达式意义相同;


begin


#10 a=1;


#10 b=1;


end


&


begin


#10 a<=1;


#10 b<=1;


end


注意上边表达式延时的区别(并行---串行)

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