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用户141924 2010-10-29 09:38: setup time hold time; 1438 5 0 5

用户141924 2010-10-28 20:22: 数字IC后端设计流程; 数字IC后端设计流程 2009-11-29 14:43 1. 数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是 Foundry ...; 2041 3 0 3

用户141924 2010-10-27 22:25: Verilog 个人经验总结; # case 表达式的分支项值，一定要用完整的数据格式书写，eg:000=3'b0；阻塞赋值语句与非阻塞赋值语句在begin...end 块语句中，对延时时间的控制，与传统的 ...; 1334 3 0 3

用户141924 2010-10-27 22:03: (vsim-3601) Iteration limit reached at time 0 ns.; modelsim仿真的时候，莫名奇妙的一个问题，解决方法：重新建立工程； # ** Error: (vsim-3601) Iteration limit reached at time 540 ns. ---------------- ...; 9772 5 1 6

用户141924 2010-10-27 10:13: RAPIDIO简介&什么是RAPIDIO（转）; 前言：最近工作中可能要用到RAPIDIO，RAPIDIO的协议暂时是没空看了，这里先临时抱佛脚，找了两篇介绍RAPIDIO的文章看看，当然里面还加了部分我自己的话，呵 ...; 8246 3 1 4

用户141924 2009-4-18 21:06: 颜色模式; 了解一些有关颜色的基本知识和常用的视频颜色模式，对于生成符合我们视觉感官需要的图像无疑是大有益处的。颜色的实质是一种光波。它的存在是因为有三个实体：光 ...; 2038 4 0 4

用户141924 2009-4-17 17:14: Synopsys工具简介; Synopsys的产品线覆盖了整个设计流程，使客户从设计规范到芯片生产都能用到完备的最高水平设计工具。公司主要开发和支持基于两个主要平台的产品， Galaxy设计平 ...; 2238 3 0 3

用户141924 2009-4-17 16:21: 那么一点点的心得，还不一定对的; 用quartusII的tool中的RTLViewer 查看用Verilog设计的模块时发现，状态机大部分都是有选择器构成的。 2009.4.17 ...; 1606 3 0 3

用户141924 2009-3-31 21:37: CAN、I2S、I2C、SPI、SSP总线简介; https://static.assets-stash.eet-china.com/album/old-resources/2009/3/31/e5a8cf22-3195-4620-8944-b949758fd328.rar; 1129 3 0 3

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