用户142112
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原创 Verilog Testbench 中 display,monitor,strobe的区别

2009-3-9 22:37 10235 12 14 分类: FPGA/CPLD
今天仿真使用display就不对，使用monitor或者strobe就没问题。找了些资料看了些也不是太明了，有没有达人给个解释啊？？
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文章评论（2条评论）

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用户1626152 2012-9-3 20:19

和他们去取值的时刻有关系 monitro和strobe相当于是个寄存器一样的去取值 display你就当成阻塞的赋值语句 观察他什么时候去取值就ok了
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用户1626152 2012-9-3 20:18

和他们去取值的时刻有关系 monitro和strobe相当于是个寄存器一样的去取值 display你就当成阻塞的赋值语句 观察他什么时候去取值就ok了
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